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Verilog HDL语言及其应用 二.Verilog HDL模块模板 Module模块名（输入输出端口列表）；//端口定义 2.1端口定义 Module 模块名（端口 1，端口 2，端口3 · · · ）; 2.4 逻辑功能：描述各输出变量及中间变量的逻辑功能。 三.Verilog HDL基本语法 3.1 数据类型及常量与变量 数据类型关系到数据的存储和传送。Verilog HDL的数据类型共有19种，基本的有integer、parameter、wire和reg 4种，其余为memory、large、medium、scalared、time、small、tri、tri0、triand、trireg、vectored、wand和wor。每种数据类型，都有常量和变量之分。 3.1.2 变量 a. wire型变量 特点：输出值紧跟输入的变化而更新，取值0,1,x,z m个n位向量(vector)的定义格式： 3.2 运算符与表达式 3.2.1 算术运算符 ＋ (加)、 -(减)、*(乘,常数或乘数是2的整数次幂数) /(除,常数或除数是2的整数次幂数)、 %(求模,常数或右操作数是2的整数次幂数) 3.2.2 关系运算符 ＝＝(等于)、=(小于或等于)、!=(不等于)、(大于)、(小于)、=(大于或等于) 3.2.3 逻辑运算符 (逻辑与)、!(逻辑非)、||(逻辑或) 3.2.4 按位逻辑运算符 ~(按位取反)、^(按位异或)、(按位与)、^~,~^(按位同或)、|(按位或) 例：A=5’b11001;B=5’b10101.则~A=5’b00110;AB=5’b10001;A^B=5’b01100; 3.2.5 简化（按位）逻辑运算符：对单个操作数进行与、或、非等递推运算 (与) 、~|(或非)、~(与非)、^(异或)、!(或) 、^~,~^(同或) 例：reg [3:0] a; b=a; //等价于b=a[0] a[1] a[2] a[3] 3.2.6 移位运算符：an(a右移位)，an(a左移n位) *移位时用0填补被移出的数。例子：A=5’b11001;B=A2,则B=5’b00110; 3.2.7 条件运算符 信号＝条件?表达式1:表达式2； 规则：条件成立，信号取表达式1的值，反之取表达式2的值 例子：2选1数据选择器 out=sel ? in1:in2; 3.2.8 位拼接运算符{ } 作用：降两个或多个信号的某些位拼接在一起 格式：{信号1的某几位，信号2的某几位???信号n的某几位} 例子：进位加法时将进位输出于和数拼接在一起使用： output [3:0] sum; output cout; input [3:0],ina,inb; input cin; assign {cout,sum}=ina+inb+cin; 位拼接的嵌套使用：{{a,b}, {a,b}, {a,b}}等同于{a,b, a,b, a,b}，或简化书写为：{3{a,b}} 四.Verilog HDL语言的语句 Verilog HDL 语言支持许多，使其成为结构化和过程性的语言。常用的有：赋值语句、结构说明语句、条件语句和循环语句。 块内赋值例子 module blocking(c,b,a,clk); output c,b; input clk,a; reg c,b; always @(clk) begin b=a; c=b; end endmodule 4.2条件语句 数码管7段译码例子 4.3循环语句 4.4 结构描述语言 4.5语句的顺序执行和并行执行 顺序语句比较例子 练习 1.在quartus п下用Verilog HDL 语言编写程序，完成一个4位的加法电路设计。 2.编写一个60进制计数器。 两题都要求完成波形仿真。 * 一.Verilog HDL语言特点 1.编程风格与C语言非常接近，代码结构较其他语言简单。 2.整个程序由模块构成，每个模块的内容嵌在module和endmodule两个关键字之间，每个模块实现某个功能，模块可进行嵌套。 /*端口描述*/ Output输出端口列表；//输出端口声明 Input输入端口列表；//输入端口声明 /*内部信号声明*/ Wire; reg; integer; task; function; /*逻辑功能*/ nets型