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EDA技术期中测试题 1、边沿计数器：设计一个电路，它能够统计时钟上升沿和下降沿数目之和 （1）程序代码 （2）仿真结果 （3）分析总结 在实验代码中，定义了两个变量Q,Q1分别来计算上升沿和下降沿的数目，最后输出上升沿和下降沿的数目之和及OUT1=Q+Q1; 2、下图给出了可编程数据时延电路原理图，输入d和输出q都是4位总线，q是将d进行时延后输出的结果，时延时钟周期由sel确定，写出该电路的VHDL代码。 （1）程序代码 （2）仿真结果 （3）分析总结 sel是一个选择信号，当sel为0，q输出d延迟1个脉冲的信号；当sel为1，q输出d延迟2个脉冲的信号；当sel为2，q输出d延迟2个脉冲的信号；当sel为3，q输出d延迟4个脉冲的信号； 3、设计实现下面的Fibonacci序列。（0、1、1、2、3、5、8、…9999） （1）程序代码 （2）仿真结果 （3）分析总结 设计实现Fibonacci序列，n对应的是第几个数据，f是fibonacci数。当n=0时，f=0；当n=1是，f=1；当n2时，f就等于前面两数之和。 4、设计一个电路，输入端信号d1，d2.d3.d4分别对应外接的四个输入按键，clk端外接时钟信号，设计一个电路，使得当输入端按键为如下组合时，fout输出端的信号频率与输入端clk的时钟频率满足如下表所示关系。 d3 d2 d1 d0 Fout端信号频率 0 0 0 1 ?fout=1/3?clk 0 0 1 0 ?fout=1/5?clk 0 1 0 0 ?fout=1/7?clk 1 0 0 0 ?fout=1/9?clk （1）程序代码 （2）仿真结果 （3）分析总结 当D0=1时,D2~D3=0时，FOUT信号为输入信号clk的三分频，及来三个clk信号，输出一个FOUT信号。当D1=1，其余都为0是，FOUT信号为输入信号clk的5分频。当D2=1，其余都为0是，FOUT信号为输入信号clk的7分频。 当D3=1，其余都为0是，FOUT信号为输入信号clk的9分频。