3.3数字电子技术.ppt

一、 二进制译码器 三、 显示译码器 能够将1个输入数据，根据需要传送到m个 输出端的任何1个输出端的电路，叫做数据分 配器，又称为多路分配器。其功能犹如一个多 路开关，将信号D分配到指定的数据通道上。 其原理框图如图3.3.34所示。 图3.3.34数据 分配器原理图框图 f的卡诺图 g的卡诺图 逻辑表达式 逻辑图 2、集成显示译码器74LS48 引脚排列图 功能表 辅助端功能 四 译码器的应用 1、用二进制译码器实现逻辑函数 ②画出用二进制译码器和与非门实现这些函数的接线图。 ①写出函数的标准与或表达式，并变换为与非-与非形式。 2、用二进制译码器实现码制变换 十进制码 8421码 十进制码 余3码 十进制码 2421码 3、数码显示电路的动态灭零 本节小结 　 状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　 译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　 二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。 3.3.5 数据分配器 一、 1路-4路数据分配器 二、 集成数据分配器及其应用 退出 三、 比较器的级联 集成数值比较器 串联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A＇B＇必须预先预置为0 ，最低4位的级联输入端A＇B＇和A＇=B＇ 必须预先预置为0、1。 并联扩展 本节小结 　 在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　 利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　 3.3.4 译码器 一、 二进制译码器 二、 二-十进制译码器 三、 显示译码器 退出 四、 译码器的应用 　　译码： 编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。 　 译码器： 实现译码功能的电路。 　　常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。 二进制代码 原来信息 编码对象 编码 译码 三位二进制译码器的方框图 输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。 　　输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线—8线译码器。 1、3线/8线译码器 真值表 输入：3位二进制代码输出：8个互斥的信号 逻辑表达式 逻辑图 电路特点：与门组成的阵列 2、集成74LS138的逻辑功能 内部电路图 负逻辑与门 译码输入端 S为控制端（又称使能端） S=1 译码工作 S=0 禁止译码， 输出全1 输出端 为便于理解功能而分析内部电路 74LS138的功能表 译中为0 高电平有效 低电平有效 禁止译码 译码工作 74LS138的逻辑符号 低电平有效输出 三位二进制代码 使能端 74LS138的逻辑功能 三个译码输入端（又称地址输入端）A2、A1、A0，八个译码输出端 ，以及三个控制端（又称使能端） 、 、 。 、 ， 是译码器的控制输入端，当 = 1、 + = 0 (即 = 1, 和 均为0)时，GS输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。 S1 S2 S1 S2 S3 S1 S2 S3 S1 S3 S2 Y0~Y7 S3 当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。 74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端 上方均有“—”符号。 Y0~Y7 3、级联扩展(利用使能端实现) 图3-9 用两片74LS138译