DSP期末考试重点第二套.docVIP

第一章 1. DSP的基本特点有那些？ 答： 采用哈弗结构 采用多总线技术 采用流水线技术 配有专用的硬件乘法——累加器 具有特殊的DSP指令 快速的指令周期 硬件配置强 支持多处理器结构 省电管理和低能耗 数据存储器 3个片内DARAM块：B0 、 B1 、 B2。B0块即可配置为数据存储器，也可配置为程序存储器；B1和B2块只能配置为数据存储器：其中B0和B1模块各有256个字，B2块有32个字。 双访问随机存储器DARAM 含 544个字节 ； 单随机访问SARAM 含 2K ； 程序存储器中 flash 含 32K 。 JTAG port 在线仿真模块 第二章 DSP 内部总线 有6组： 数据写总线（DWEB）、数据读总线（DRDB）、程序读总线（PRDB）、程序地址总线（PAB）{数据写地址总线、数据读地址总线} 累加器ACC 为 32 位 CNF 片内DARAM（B0）配置位：若 CNF=0，可配置的双扣RAM区被映射到数据存储空间；若CNF=1，可配置的双口RAM区被映射到程序存储空间。CNF位可通过“SETC CNF”、“CLRC CNF”和ＬＳＴ指令修改。/ＲＳ复位时，ＣＮＦ置为０。 ＤＰ　计算 每页１２８字　，　全部６４ｋ的数据存储器包含512个数据页，其标号范围为0~511。当前页由状态寄存器ST0中的9位数据页指针（DP）的值来确定。因此，当使用直接寻址指令时，用户必须事先指定数据页，并在访问数据存储器的指令中指定偏移量。 ＤＰ计算方法：DP值乘80H 转十六进制乘法 ，然后 加上偏移量 。 F240x内核提供一个不可屏蔽的中断NMI和6个按优先级获得服务的可屏蔽中断INT1~INT6。DSP的中断请求/应答硬件逻辑和中断服务程序软件都是两级的层次：PIE和CPU。 ＣＰＵ中断寄存器包括：中断标志寄存器（ＩＦＲ）和中断控制寄存器　（ＩＭＲ）。 外设事件要引起CPU中断，必须保证：外设事件的中断使能位被使能，CPU内核级的6个可屏蔽中断中，能控制外设事件高级中断至少有一个被使能。在外设事件发生时，首先将其在外设中断控制器中的标志位置1，从而引起CPU内核的INT1~INT6中的一个产生中断。 为清楚一个IFR位，必须向其写1，而不是0。 为了使能中断，应设置相应的IMR位为1，而屏蔽中断时，只需将相应的IMR位设为0。 外设向DSP中断过程方框图的描述：当外设中断事件发出中断请求时，外设中断寄存器PR中的中断标志位IF就被置1，再判断中断使能位IE是否为1，若为1则向PIE发出外设中断请求，若不为1则中断产生逻辑等待直到IE位被置1或IF位被软件清零，才向PIE发出外设中断请求，外设中断请求位就被置1且向INTx发出中断请求，然后CPU接受INTx请求，同时IFR中断标志位被置1，再判断IMR中断屏蔽位是否为1，若不为1则中断产生逻辑等待直到IMR位被置1或IFR位被软件清零；若为1则继续判断INTM是否为0，若不为0则等待被清零，若为0，则ＣＰＵ辨认INTx并产生中断应答，此时ＣＰＵ同时做两件事：一件，ＣＰＵ中断应答且清楚ＰＩＥ中的中断请求，且ＰＩＥ逻辑装载中断向量到中断向量寄存器PIVR ，PIE逻辑使能悬挂起INTx，然后下一个悬挂的INTx送到ＣＰＵ响应；另一件，IFR位被请0 ，INTM位被置1，PC指针跳到INTx的向量地址0000h~000Ch，CPU转入GISR程序进行现场保护，且用户代码保存上下文，从PIVR中读取外设中断向量，再判断PIV是否为假中断，若为假则ＣＰＵ转入假中断服务子程序，若不是假中断，则CPU转入SISR子程序，进而到ＳＩＳＲ外设终端服务子程序执行中断子程序中的事件，同时并清外设寄存器中的ＩＦ标志位和INTN位，执行完返回主程序。 关全局中断指令：SETC INTM 开全局中断指令：CLRC INTM 要清除一个INF位，必须向其写1，不是写0 第三章 1. 3种基本的存储器寻址方式：立即寻址方式、直接寻址方式和间接寻址方式。 举例说明如下： 立即寻址：RPT #49 ；将紧跟RPT指令后的那条指令执行50次 直接寻址：ADD 9H ， 5 ；（DP=4）将数据地址0209h处的内容左移5位后加至累加器 间接寻址：SACL *+ ；（ARP=2）将累加器的低16位存于AR2所指向的地址单元，AR2 　　　　　　　　　　　　　　　　　的内容加1 2. 几种基本指令注释： MAR *+ ， AR3 ；（ARP=5） 将当前辅助寄存器设为AR3 ，AR5的内容加1 LACL *- ，AR1 ；（ARP=6） 将AR6所指向的数据存储器单元的内容装载