第6章 半导存储器_周开利.ppt

6.3 随机存储器（RAM） 2. SRAM的基本结构和工作原理 SRAM的基本结构 SRAM主要由存储矩阵、地址译码器和输入输出控制电路三部分构成。 ★存储矩阵：由很多存储单元排列而成。在读写电路控制下，数据写入存储单元中，或从存储单元中读出。 ★地址译码器：选择RAM中的一组存储单元，以便数据的写入或读出，SRAM能同时读出或写入数据的位数，称为SRAM的“字长”，而存储器同时读出或写入的这一个字长的数据，就称为存储器的一个“字” 。 ★读/写控制电路：控制电路的工作状态是“读”还是“写” 。 * ★★地址译码器分为行地址译码器和列地址译码器。行地址译码器是将地址的一部分译成某一条字线上的高电平或低电平，从而选择存储器中的一行存储单元；列地址译码器则将地址的其余的位译成这一行中的某一组存储单元，即一个字的存储单元，从而能够将这个字从存储器中读出，或向存储器中写入 。一组存储单元包含多少个存储单元，存储器就能同时读出或写入多少位数据。 6.3 随机存储器（RAM） * 6.3 随机存储器（RAM） 1024×4位RAM 2114(NMOS)的内部结构图 64行×64列 6位行地址译码器 4位列地址译码器 片选和读/写控制端 双向数据输入/输出口 * * 由六只N沟道增强型MOS管组成的静态存储单元，是在静态触发器的基础上附加门控管而成，它是靠触发器的自保持功能存储数据的。 6.3 随机存储器（RAM） 3. SRAM的静态存储单元 NMOS静态存储单元 T1~T4：基本RS锁存器，存储一位二进制数 T5、T6：门控管，Xi控制字线选通模拟开关 T7、T8：列存储单元门控管，Yj控制读/写缓冲放大器之间的连接 * 6.3 随机存储器（RAM） ★工作原理： ①当存储单元所在的一行和所在地一列同时被选中以后，即Xi ＝1 ，Yj ＝1 ，T5、T6 、T7、T8均处于导通状态， Q、Q 和 Bj、Bj之间接通。 ②若这时CS ＝0，R/W ＝1,则读/写缓冲放大器的A1接通，A2、A3不通，Q的状态经A1送到I/O端，实现数据读出。若 CS ＝0，R/W ＝0 ，则A1不通， A2、A3接通，加到I/O的数据被写入存储单元。 * 动态存储单元 6.3.2 静态随机存储器（SRAM） 6.3 随机存储器（RAM） SRAM的存储单元使用的晶体管数量较多，不利于集成，故产生了动态随机存储器(DRAM)，它使用晶体管数量最少。 动态随机存储器(DRAM)的存储单元 DRAM的动态存储单元可由一个N沟道增强型MOS管和电容CS构成的，通过对电容的充电保存数据的，而且由于电容电荷的易失性，故需要不断充电，即刷新。 栅极电容 位线分布电容 * ②读操作：使字线为高电平，T管导通，CS经T向CB充电，使位线获得读出的信息。 ①写操作：字线为高电平，T导通，位线上的数据（1或0）经过T存入CS； ★工作原理： 6.3 随机存储器（RAM） 优点：元件数量少，集成度高；缺点：由于位线电压信号 小，需要高灵敏的读出放大器，外围电路较复杂。 6.3 随机存储器（RAM） * 2. DRAM的总体结构 64×1的DRAM结构框图 DRAM主要由存储矩阵、地址译码器和输入/输出电路三部分组成 * 6.3 随机存储器（RAM） ★特点： ①为了压缩地址译码器的规模，DRAM的存储矩阵通常被分成若干个块； ②采用地址分时输入 ，地址代码分两次从同一组引脚输入。分时操作由RAS和CAS控制 ； ③WE为读写操作控制，高电平为读操作，低电平为写操作。 * SRAM和DRAM的区别： SRAM的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不需要刷新电路，同时在读出时不破坏原来存放的信息，一经写入可多次读出，但集成度较低，功耗较大。SRAM一般用来作为计算机中的高速缓冲存储器(Cache)。 DRAM的每个存储单元所需的场效应管较少，，集成度较高，功耗也较低，但缺点是保存在DRAM中的信息--场效应管栅极分布电容里的信息随着电容器的漏电而会逐渐消失，一般信息保存时间为2ms左右。为了保存DRAM中的信息，必须每隔1～2ms对其刷新一次。因此，采用 DRAM的计算机必须配置动态刷新电路，防止信息丢失。DRAM一般用作计算机中的主存储器。 6.3 随机存储器（RAM） * 6.4.1 位扩展方式 若所使用的ROM或RAM的字数够用，但位数不够，则采用位扩展方式来增加存储器的存储容量。 6.4 存储器容量的扩展 存储器容量的扩展包括位扩展、字扩展和复合扩展。 RAM的位扩展方式（8片25