第2章_微型算机系统的微处理器.ppt

与CPU有关的其他芯片 8087 数据协处理器 协助主CPU专司数据处理 8089 I/O协处理器 协助主CPU专司I/O处理 8288 总线控制器 产生部分控制信号 8289 总线仲裁器 多处理器共享总线进行控制 8286/8287 数据收发器 双向收发数据,信号驱动放大 8384A 时钟发生器 产生恒定的单向脉冲信号 8282/8283 地址锁存器 将地址锁存,实现引脚复用 今后还将涉及更多的芯片 CPU在最小模式下的典型配置图 CPU在最大模式下的典型配置图 第5主题问题 8086/8088典型时序 主要内容： 总线周期的概念 典型时序分析 总线周期、时钟周期的概念 8284A脉冲发生器提供一个频率固定的时钟信号 CPU以及其他硬件组件都将在其控制下，有节拍地完成各种操作任务 时钟周期T：两个时钟脉冲信号上升沿（或下降沿）之间的时间间隔 时钟频率f：单位时间内发出脉冲的个数 之间的倒数关系：T=1/f 一个时钟周期又称为一个 T 状态 时钟频率(Hz) 一个T状态时间 5M 200ns 50M 20ns 100M 10ns 200M 5ns 总线周期、时钟周期的概念 典型数据：8284A的频率为5MHz，时钟周期为 200ns 指令周期：CPU执行一条指令所需的时间 不同指令的指令周期是不同的 周期较短指令: 寄←寄, 只需要2个时钟周期 周期较长指令: 16位乘、除，约需200个时钟周期 总线周期、时钟周期的概念 总线周期、时钟周期的概念 总线周期—CPU完成一次访问内存(读内存或写内存)或I/O端口操作所需要的时间 分为总线读周期和总线写周期 每个总线周期通常包含4个T状态 分别标记为T1、T2、T3、T4 CPU在每个T状态内，所完成的基本操作是不同的，而且是固定的 总线周期、时钟周期的概念 等待周期（TW状态）：由于CPU与内存或I/O端口的工作速度不匹配，将造成CPU的等待时间；由一个或多个T组成 空闲周期（TI状态）：由于没有后续的指令操作，将造成总线的空闲时间；由一个或多个T组成 时序与时序图 时序是指CPU各引脚信号在时间上的对应关系，或称各操作步骤与时钟脉冲信号的对应关系 其对应关系通常用“时序图”描述(表示和描述各引脚信号与时间关系的图) 在微机系统中，任何操作都有“时序”，都有自己的“时序图” 最小模式下的读周期时序图 T1状态： ① IO/M 选择操作对象，低电平读存储器,高电平读I/O ② 送出地址信号；若为存储器给出20位地址,若为I/O端口,给出低16位地址 ③ ALE 变为有效,将复用线上的地址锁存 ④ DT/R 变低,表示CPU数据传送的方向为“读” 最小模式下的读周期时序分析 最小模式下的读周期时序分析 T2状态：① A19/S6～A16/S3 引脚输出状态信号S6～S3② AD7～AD0转为高阻③ RD 变低,选通“读”④ DEN 变低,表示总线已空闲就绪，允许数据传送 存储器(或I/O端口)将经过地址译码后，找到指定的存储单元(或I/O端口) 再经过一段时间的准备,指定存储单元内的数据就会出现在数据总线AD7～AD0上；T3将完成此事 CPU在T4下降沿采样数据线,获取数据； 之后RD和DEN为转为高电平，停止读数据和停止传送，完成一次“读”操作 最小模式下的读周期时序分析 最小模式下的读周期时序分析 ★若内存或I/O端口不能及时准备好数据或未送达数据总线，将向CPU送出一个低电平的REDAY信号 ★ CPU会在T3的前下降沿采样READY信号 ★如采到低电平的READY，将在T3和T4之间产生一个或几个Tw ★ CPU会在每个Tw的前下降沿再次采样READY,直到采到高电平(已准备就绪) ★ CPU会在T4的前下降沿取走数据 最小模式下的读周期时序 插入TW状态的存储器读周期 8086最小模式下的读周期 CPU对存储器实行“分段”管理 将存储空间分为若干逻辑段，约定每个段的容量≤64 KB；并用16位的地址管理和标记，称为“段地址” 段内第一个单元称为段首单元；某单元距离段首单元总有一个相对的偏移量，用16位二进数标记，故最大偏移量为64K，称为“偏移地址” 某存储单元的实际地址用段基址和偏移地址共同表示 存储器的逻辑分段 段首单元 某单元 某单元 比喻 假设 教室内有200个座位，都编有3位数的号码(100-299) 必须按号入座 但，入场卷上的编号只能是 2 位数 解决的办法之一 将全部座位先分为两个区域；每个区域的编号用两位数编制（如10、