等精度频率计-数字系统设计实践报告课件.docVIP

2013-2014学年第2学期 数字系统设计实践 (课号:103D47A) 目 录 一、实验任务与要求 4 1.1 测量信号：方波； 4 1.2 幅值：TTL电平； 4 1.3 频率：100HZ~10MHZ； 4 1.4 测量误差小于0.1%； 4 1.5 闸门信号：~0.1s；响应时间：~1s 4 二、实验设计 4 2.1 电路模型： 4 2.2 等精度频率计设计原理 5 2.2 等精度频率计设计思路及其参数选择: 6 3.1 闸门信号产生模块： 7 3.2 寄存器模块： 8 3.3 频率显示切换模块： 9 3.4 频率的计算： 10 3.5 频率显示前的数据处理模块： 11 3.6 顶层电路图： 12 3.7 管脚分配图： 13 四、实验结果 14 4.1 数据记录： 14 4.2 实验结果分析： 14 一、实验任务与要求 1.1 测量信号：方波； 1.2 幅值：TTL电平； 1.3 频率：100HZ~10MHZ； 1.4 测量误差小于0.1%； 1.5 闸门信号：~0.1s；响应时间：~1s 二、实验设计 2.1 电路模型：  2.2 等精度频率计设计原理 频率计算： 2． 测量误差计算: 考虑No最大误差为：1，则 与被测频率无关故也称等精度频率测量方法 2.2 等精度频率计设计思路及其参数选择: 系统时钟频率选择50khz；测量频率范围为100HZ至10MHZ；闸门信号约为0.1s，最长响应时间约为1s，测量误差为1/（500000）0.1%。满足设计要求。 输出频率的整数部分和小数显示通过按钮来切换。其中最大时为8位整数，3位小数。 3.1 闸门信号产生模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity Key is port( cp:in std_logic; output:out std_logic ); end Key; architecture data of Key is signal iq:unsigned (12 downto 0); signal iq1:std_logic; begin process(cp,iq,iq1) begin if(cpevent and cp=1) then if(iq=4999) then iq1=not iq1; iq=(0,0,0,0,0,0,0,0,0,0,0,0,0); else iq=iq+1; end if; end if; output=iq1; end process; end data; 3.2 寄存器模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity save is port( clk: in std_logic; intt:in std_logic_vector (19 downto 0); outt:out std_logic_vector (19 downto 0)); end save; architecture a of save is signal temp: std_logic_vector (19 downto 0); begin process(clk,intt) begin if(clkevent and clk=1)then temp=intt; end if; outt=temp; end process; end a; 3.3 频率library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity Selete is port( input1:in std_logic_vector (3 downto 0); input2:in std_logic_vector (3 downto 0); input3:in std_logic_vector (3 downto 0); input4:in std_logic_vector (3 downto 0); input5:in std_logic_vector (3 downto 0); input6:in std_logic_vector (3 dow