EDA报告(13份).docVIP

5-1 组合电路的设计 1、实验目的：熟悉Max+plus II的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 2、实验内容：设计一个二选一多路选择器。 3、实验程序如下： ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ; END ARCHITECTURE one ; 4、波形仿真如下： 5、实验总结 从仿真波形图可以看出，当选择信号s为低电平时，y选择的是b；当选择信号s为高电平时，y选择的是a。即完成了两路信号的选择输出。 5-2 触发器的设计 1、实验目的：熟悉Max+plus II，学习简单时序电路的设计、仿真和测试。 2、实验内容：设计一个触发器，给出程序设计，仿真分析和实验过程。 3、实验程序如下： library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk:in std_logic; d:in std_logic; q:out std_logic); end; architecture bhv of dff1 is signal q1:std_logic; begin process(clk,q1) begin if clkevent and clk=1 then q1=d; end if; end process; q=q1; end bhv; 4、实验仿真波形如下图所示： 5、实验结果 从仿真的波形可以看出，当clk 为上升沿时，输出随着输入的变化而变化，即实现了一个D触发器的功能。 5-3 设计含异步清零和同步时钟使能的加法计数器 1、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 2、实验内容：设计含异步清零和同步时钟使能的加法计数器。 3、实验程序如下：  library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10; architecture bhv of cnt10 is begin process(clk,rst,en) variable cqi: std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others = 0); elsif clkevent and clk=1 then if en=1 then if cqi9 then cqi:=cqi+1; else cqi:=(others=0); end if; end if; end if; if cqi=9 then cout=1; else cout=0; end if; cq=cqi; end process; end bhv;  4、仿真波形如下： 5、实验总结 （1）当复位信号rst有效时，无论clk、en等信号为何值，cqi信号都将被清零。 （2）当复位信号rst无效、clk 为上升沿且en为高电平，cqi如果不为9，则cqi+1，直到为9又被置0，重新开始计数，并且进位信号cout置1，表示cqi已经计到10，即实验了一位的十进制加法计数。 5-4 用原理图输入法设计8位全加器 1、实验目的：熟悉利用Max+plusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验内容：完成一个8位全加器的设计，并进行波形仿真。 3、原理图输入方法设