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ＥＤＡ实验报告 姓 名: **** 班 号: ****** 学 号:*********** 指导老师：　******* 实验一 组合逻辑设计　 一、 实验目的： 通过一个简单的3-8译码器的设计，让学生掌握组合逻辑电路的设计方法。 掌握组合逻辑电路的静态测试方法。 初步了解MAXPLUSII原理图输入设计的全过程。 二、实验的硬件要求： 1、主芯片：EP1K10TC100—3 2、时钟源 3、八位七段数码显示管 四位拨码开关。 输入：DIP拨码开关3位。 输出：LED灯。 三、实验器材： 超想-3000TB综合实验仪1台 HK51TB仿真板 1块 四、实验内容： 1、用拨码开关产生8421BCD码，用CPLD产生字形编码电路和扫描驱动电路，然后进行仿真，观察波形，正确后进行设计实现，适配化分。调节时钟频率，感受“扫描”的过程，并观察字符亮度和显示刷新的效果。 2、编一个简单的从0～F轮换显示十六进制的电路。 五、实验原理：  三八译码器三输入，八输出。当输入信号按二进制方式的表示为N时，输出端从零标记到八。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位有效的情况下，能表示所有的输入组合。 3-8译码器真值表 输入 输出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 四位拨码开关提供8421BCD码，经译码电路后成为7段数码管的字形显示驱动信号。（A…G）扫描电路通过可调时钟输出片选地址SEL[2..0]。由SEL[2..0]和A..G决定了8位中的哪一位显示和显示什么字形.SEL[2..0]变化的快慢决定了扫描频率的快慢。 参考电路(时钟频率40HZ,如图2—4—1) 图1—5—1 参考电路(时钟频率2HZ,如图2—4—2) 图1—5—2 六、实验连线： 输入信号： D3，D2，D1，D0所对应的管脚同四位拨码开关相连； 清零信号RESET 所对应的管脚同按键开关相连； 时钟CLK 所对应的管脚同实验箱上的时钟源相连； 输出信号： 代表扫描片选地址信号SEL2，SEL1，SEL0的管脚同四位扫描驱动地址的低3位相连，最高位地址接“0”（也可悬空）； 代表7段字码驱动信号A，B，C，D，E，F，G的管脚分别同扫描数码管的段输入a,b,c,d,e,f,g相连。 七、实验步骤： 进入WINDOWS操作系统，打开MAXPLUSII。 设计输入。 保存原理图。 用相关软件对程序进行管脚的定义、编译、仿真、下载，完成整个实验的设计。 八、实验程序图 九、实验结果： 拨动三个拨码输入开关，对应的LED指示灯点亮，实现译码功能，即实现了三个开关的任意组合。 实验二 梁祝音乐演奏实验 一、实验目的:  二、实验要求: —3主芯片。 扬声器。 三、实验： 五、实验连线： Clk：时钟输入信号，接375KHz的时钟源。 Spk：输出，接扬声器部分的输入端。 六、实验VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ---------------------------- entity music is port( clk:in std_logic; spk:buffer std_logic); e