触发器及同步时序分析.pptVIP

第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型和特点 4.2 触发器 4.3 时序逻辑电路的分析 4.4 时序逻辑电路的设计 4.1 时序逻辑电路的结构模型和特点 P93 所有的组合逻辑电路都有一个共同的特点：任一时刻电路的输出仅取决于当时电路的输入，与电路以前的输入和状态无关。 在本章中，我们将要讨论另一种类型的逻辑电路—时序逻辑电路（简称时序电路）。在时序逻辑电路中，电路的输出不仅取决于当时电路的输入，还与以前电路的输入和状态有关，也就是说，时序逻辑电路具有记忆功能。 由图中可以看出，一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成。存储电路由触发器构成，是必不可少的。其中 Xi（i=1,…,m）是电路的输入信号； Yi（i=1,…,k）是电路的输出信号； Wi（i=1,…,p）是存储电路的输入信号（亦称驱动信号或激励信号）； Qi（i=1,…,r）是存储电路的输出信号（亦称时序电路的状态信号）。 这些逻辑信号之间的关系可用三组方程来描述: Yi=fi(X1,X2,…,Xm,Q1,Q2,…,Qr) —输出方程 Wi=gi(X1,X2,…,Xm,Q1,Q2,…,Qr) —驱动方程 Qn+1i=hi(Wn1,Wn2,…,Wnp,Qn1,Qn2,…,Qnr) —状态方程 Qn称为触发器的现态、Qn+1称为触发器的次态。 按照存储电路中触发器状态变化的特点，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。 在同步时序逻辑电路中，所有触发器都受同一时钟信号控制，触发器的状态变化是同步进行的。 在异步时序逻辑电路中，并非所有触发器都受同一时钟信号控制，因此触发器的状态变化不是同步进行的。 按照电路输出信号的特点，时序逻辑电路分为Mealy型电路和Moore型电路两种。 在Mealy型电路中，输出不仅取决于电路的状态，还与电路的输入有关。 在Moore型电路中，输出仅仅取决于电路的状态，与电路的输入无关。 4.2 触 发 器(Flip-Flop) 触发器是时序逻辑电路中的基本单元电路，它具有两个稳定的状态，这两个状态分别称为0状态和1状态。只要外加信号不变，触发器的状态就不会发生变化，这就是它的存储功能。只有当外加信号变化时，触发器的状态才可能发生变化。 在分析触发器的状态变化时，将外加信号变化之前触发器的状态称为现态，用Qn表示； 将外加信号变化之后触发器的状态称为次态，用Qn+1表示； 触发器的Q输出端为0时称为0状态，为1时称为1状态。 4.2.1 触发器的电路结构和动作特点 按照电路结构形式的不同，可以将触发器分为R-S触发器、J-K触发器、T触发器和D触发器等。 1、基本R-S触发器 基本RS触发器是各种触发器中结构最简单的一种，可用两个与非门或两个或非门通过交叉耦合构成。 和 是触发器的输入端，反号表示低电平有效。 Q和 是触发器的两个互补输出端。触发器正常工作时，Q和 的值总是相反的。 工作原理分析: （1）当S=0、R=0时: 分二种情况： 假定某时刻触发器状态Q=0 假定某时刻触发器状态Q=1 由分析可以得出:在此情况下，触发器的状态保持不变。 （2）当S=0，R=1时: 分二种情况： 假定某时刻触发器状态Q=0 假定某时刻触发器状态Q=1 由分析可以得出：在此情况下，不管原来是0状态还是1状态，触发器都将变为0状态，称为置0。 所以，基本RS触发器要求信号输入端至少有一个信号为0，即R*S=0，这个就称为约束条件。 以上分析结果可用表4.1表示，表中反映了触发器的次态和输入信号以及现态之间的关系，称为触发器的特性表（或功能表）。表中的d表示任意。 由表4.1可以写出如下方程(怎么写？) 基本触发器的动作特点: 在基本RS触发器电路中，由于不存在控制信号，且输入信号是直接加到与非门G1和G2的输入端，只要S或R发生变化，都可能导致触发器的输出状态跟着发生变化。这一特性称为直接控制，S称为直接置位端，R称为直接复