FPGA操控SDRAM.docVIP

FPGA操控SDRAM 所用FPGA芯片：EP2C8Q208C8 所用内存：H57V2562GTR-75C 顶层模块： module sdram ( clk, ext_rst_n, /**********************/ sdramclk,//SDRAM的引脚 ledpio,//发光二极管，打酱油的 addr, ba, cas_n, cke, cs_n, dq, dqm, ras_n, we_n, /*****************/ flash_nce_n, sram_nce_n /******************/ ); /******************/ input clk; input ext_rst_n; output [7:0] ledpio;//八位流水 /**************************/ output [12:0] addr; output [1:0] ba; output cas_n; output cke; output cs_n; inout [15:0] dq; output [1:0] dqm; output ras_n; output we_n; output sdramclk; /**************************/ output flash_nce_n=1b1; output sram_nce_n=1b1; assign cs_n=1b0; assign cke=1b1; assign dqm=2b00; /****************************/ wire wr_n; wire [4:0] cmd; wire refquest; wire rfinish; wire wfinish; sys_cmd s1 ( .clk(clk_100m), .rst_n(ext_rst_n), .wr_n(wr_n),//由数据产生模块决定现在是读还是写状态 .cmd(cmd), .refquest(refquest), .rfinish(rfinish),//读完成标志位，每完成一次读操作出现一次上升沿 .wfinish(wfinish)//写完成标志位，每完成一次写操作出现一次上升沿 ); /***************************/ wire [12:0] rowadd; wire [8:0] caadd; wire [15:0] indata; wire [15:0] outdata; sys_ctrl s2 ( .clk(clk_100m), .cmd(cmd), .rowadd(rowadd),//行地址输入 .caadd(caadd),//列地址输入 .indata(indata),//数据输入 .outdata(outdata),//从内存读回数据后，将数据输出 .addr(addr), .ba(ba), .cas_n(cas_n), .dq(dq), .ras_n(ras_n), .we_n(we_n), .refquest(refquest) ); assign ledpio=outdata[7:0]; /*****************************/ wire clk_100m; pll100m p1( .inclk0(clk), .c0(clk_100m), .c1(sdramclk)); /*****************************/ dataproduce d1 ( .clk(clk_100m), .wr_n(wr_n), .data(indata), .rowadd(rowadd), .caadd(caadd), .rst_n(ext_rst_n), .rfinish(rfinish),//读完成标志位，每完成一次读操作出现一次上升沿 .wfinish(wfinish)//写完成标志位，每完成一次写操作出现一次上升沿 ); /******************************/ Endmodule 内存状态控制模块： module sys_cmd ( clk, rst_n, wr_n, cmd, refquest,//刷新请求位，为高时请求外部执行刷新操作 rfinish,//读完成标志位，每完成一次读操作出现一次上升沿 wfinish//写完成标志位，每完成一次写操作出现一次上升沿 ); /*************************/ parameter cnt_200us=20000;//SDRAM在开机时的初始化过程，上电后要有2