《EDA技术及应用》第三章3.5VHDL并行语句.ppt

3.6.3 过程(PROCEDURE) 过程的语句格式是： PROCEDURE 过程名(参数表); --过程首 PROCEDURE 过程名(参数表) IS --过程体开始 [说明部分]； BEGIN 顺序语句； END PROCEDURE 过程名； --过程体结束 过程由过程首和过程体两部分组成，过程首不是必须的，过程体可以独立存在和使用。 在过程结构中的语句是顺序执行的，调用者在调用过程前应先将初始值传递给过程的输入参数。一旦调用，即启动过程语句，按顺序自上而下执行过程中的语句，执行结束后，将输出值返回到调用者的“OUT”和“INOUT”所定义的变量或信号中。 元件例化语句由两部分组成，前一部分是将一个现成的设计实体定义为一个元件的语句，第二部分则是此元件与当前设计实体中的连接说明，它们的语句格式如下： -- 元件定义语句 COMPONENT 例化元件名 IS GENERIC (类属表) PORT(例化元件端口名表) END COMPONENT 例化元件名； --元件例化语句 元件例化名：例化元件名 PORT MAP( [例化元件端口名=] 连接实体端口名，…)； 元件例化语句中所定义的例化元件的端口名与当前系统的连接实体端口名的接口表达有两种方式。一种是名字关联方式，在这种关联方式下，例化元件的端口名和关联(连接)符号“=”两者都是必须存在的。这时，例化元件端口名与连接实体端口名的对应式，在PORT MAP句中的位置可以是任意的。 另一种是位置关联方式。若使用这种方式，例化元件端口名和关联连接符号都可省去，在PORT MAP子句中，只要列出当前系统中的连接实体端口名就行了，但要求连接实体端口名的排列方式与所需例化的元件端口定义中的端口名一一对应。 以下例3.5.18中首先完成了一个2输入与非门的设计，然后利用元件例化产生了如图3.21所示的由3个相同的与非门连接而成的电路。 图3.21 ORD41逻辑原理图 【例3.53】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ND2 IS PORT(A，B：IN STD_LOGIC； C：OUT STD_LOGIC)； END ND2； ARCHITECTURE ARTND2 OF ND2 IS BEGIN Y=A NAND B； END ARCHITECTURE ARTND2； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ORD41 IS PORT(A1，B1，C1，D1：IN STD_LOGIC； Z1：OUT STD_LOGIC)； END ORD41； ARCHITECTURE ARTORD41 OF ORD41 IS COMPONENT ND2 IS PORT(A，B：IN STD_LOGIC； C：OUT STD_LOGIC)； END COMPONENT ND2 ； SIGNAL S1，S2 ：STD_LOGIC； BEGIN U1：ND2 PORT MAP (A1，B1，S1)； --位置关联方式 U2：ND2 PORT MAP (A=C1，C=S2，B=D1)；--名字关联方式 U3：ND2 PORT MAP (S1，S2，C=Z1)； --混合关联方式 END ARCHITECTURE ARTORD41； 3.5.6 生成语句 生成语句有一种复制作用， 只要根据某些条件，设定好某一元件或设计单位，就可以利用生成语句复制一组完全相同的并行元件或设计单元电路结构。生成语句的语句格式有如下两种形式： [标号：] FOR 循环变量 IN 取值范围 GENERATE 说明; BEGIN 并行语句; END GENERATE[标号]； [标号：]IF 条件 GENERATE 说明; BEGIN 并行语句; END