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By db CPLD(1) 基本结构：FB、IOB、开关矩阵。 CPLD(2) CPLD特点： 1、延时可预测； 2、具有很宽的输入结构； （思考：宽的输入结构有什么优点？） 3、具有ISP特性。 缺点： 功耗大。 全球IC产业的演变(1) 1.80年代之前，系统公司时代 IC产业还没有真正从电子产业独立出来，集成电路的生产仍属于系统公司业务的一部分，这包括系统设计、IC设计、以及IC制造和封装测试等。代表企业有IBM,Burroughs,NEC等。 全球IC产业的演变(2) 2.80年代，IDM(Integrated Device Manufacturer)时代 IDM的兴起，使得IC产业走上了独立发展的道路。以Intel、TI(Texas Instrument)为代表，其业务过程涵盖系统设计、IC设计、IC制造和封装测试。 全球IC产业的演变(3) 3.90年代，Foundry时代 集成电路的产业链发生了显著的裂变，新兴的IC设计公司不再拥有自己的生产线，被称作Fabless，同时，现有的IDM企业也逐步将越来越多的生产外包给Foudry。 全球IC产业的演变(4) 4.新世纪，后Foundry时代 IC产业链的裂变还在继续，在设计方面，IP(知识产权)供应商和Design Foundry(设计代工企业)开始出现并迅速成长； 在生产方面，生产技术提供者(往往是大型的IDM企业)与生产者出现了相互独立的倾向，具有技术实力和成果的公司为生产企业提供已验证的生产技术，生产企业则将之运用于大规模的生产。 完整的Test Fixture module testfixture; // Data type declaration reg a, b, sel; wire out; // MUX instance MUX2_1 mux (out, a, b, sel); // Apply stimulus initial begin a = 0; b = 1; sel = 0; #5 b = 0; #5 b = 1; sel = 1; #5 a = 1; #5 $finish; end // Display results initial $monitor($time,, out=%b a=%b b=%b sel=%b, out, a, b, sel); endmodule 0 out= 0 a= 0 b= 1 sel= 0 5 out= 0 a= 0 b= 0 sel= 0 10 out= 1 a= 0 b= 1 sel= 1 15 out= 1 a= 1 b= 1 sel= 1 结果输出 复习 Verilog的基本构建模块是什么？是如何构成一个系统的？ module怎样与其它模块通信？ 仿真时两个性质不同的模块是什么？ 在test fixture中两类不同的过程语句是什么？它们有什么不同？ 用什么方法能以文本格式显示仿真结果？ module是基本构建单元。在module中实例化另一个module可以构成一个复杂的层次化系统。 module之间通过端口的连接进行互相通信 两个模块是设计模块和激励模块。设计模块又称为DUT，激励模块又称为testbench或test fixture。测试模块用于设计模块验证 在testbench中用到的两类过程语句是initial和always。其不同处是initial只执行一次，而always循环执行。 $monitor语句以文本格式显示仿真结果 复习 Verilog中的空白符总是忽略的吗？ 在源代码中插入注释有哪两种方法？ 整数常数的尺寸如何指定？缺省的尺寸及数基是多少？ 设置的编译指导如何解除？ 编译指导影响全局吗？ 在仿真时为什么要用接近实际的最大timescale精度？ 是的。空白符用于隔开标识符及关键词，多余的忽略 //用于单行注释，/* */用于多行注释 整数常量的尺寸由10进制数表示的位数确定。缺省为32位，缺省的数基为十进制。 使用`resetall解除 编译指导是全局的。编译时遇到编译指导后开始有效，直至复位或被覆盖，可能影响多个文件。 使用尽可能大的精度。精度越小，仿真时间步越小，仿真时间越长。使用适当的精度，既达到必要的精度，又不会仿真太慢。 选择正确的数据类型 module top; wire y; reg a, b; DUT u1 (y, a, b) ; i