[信息与通信]DesignCompiler简介.docVIP

PAGE 34 PAGE 35 第二章 Design Compiler概述 Design Compiler是Synopsys综合软件的核心产品。它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。 第一节 Design Compiler入门 2-1-1 基本的综合流程 图2.1中显示了一个简化的综合流程： 图2.1 基本综合流程 Design Compiler按照所有标准EDA格式读写文件，包括Synopsys内部数据库（.db）和方程式（.eqn）格式。除此之外，Design Compiler还提供与第三方EDA工具的链接，比如布局布线工具。这些链接使得Design Compiler和其他工具实现了信息共享。 2-1-2 Design Compiler的功能 利用Design Compiler，设计者可以： 利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC； 能够在不同工艺技术之间转换设计； 探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件； 优化有限状态机的综合，包括状态的自动分配和状态的优化； 当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在一起输入至第三方环境； 自动生成和分割层次化电路图 2-1-3支持的文件格式 表2.1列出了Design Compiler所支持的所有的输入输出的设计文件格式： 表2.1 支持的文件格式 数据格式NetlistEDIFLSI Logic Corporation netlist format (LSI)Mentor Intermediate Format (MIF)Programmable logic array (PLA)Synopsys equationSynopsys state tableSynopsys database format (.db)Tegas Design Language (TDL)VerilogVHDLTiming Standard Delay Format (SDF)Command Scriptdcsh, TclCell Clustering Physical Design Exchange Format (PDEF)Library Synopsys library source (.lib)Synopsys database format (.db)Parasitics dc_shell command scripts2-1-4 设计类型、输入格式和输出格式 设计类型：设计可以是分层的或平直的，时序的或组合的； 输入格式：支持VHDL和Verilog作为设计描述的输入格式，也支持开编程逻辑阵列（PLA）和EDIF 200格式； 输出格式：除了Synopsys二进制格式（.db），还支持VHDL、Verilog、EDIF 200、方程式、大规模集成（large-scale integration）、Mentor图形、PLA、状态表和Tegas格式。 2-1-5 用户界面 Design Compiler提供了两种用户界面： 1.命令行界面，称为dc_shell。该界面同时支持dsch和Tcl。 2.图形用户界面（GUI），称为Design Analyzer。 2-1-5-1 选择用户界面 你可以选择其中任意一个界面来执行电路的优化工作。如果你愿意，你可以同时使用两种界面，根据任务的要求在不同的界面间移动。 Design Analyzer比dc_shell更适用于调试阶段。你也可以利用它在综合前后观察电路图。在其他方面，dc_shell功能更强、使用更容易。 在学习使用Design Compiler时，设计工程师首先使用图形用户界面――Design Analyzer。当他们对系统更为熟悉后，设计工程师通常使用dc_shell命令和脚本。为了能够完全利用Design Compiler的速度和能力，设计工程师通常需要制定能够同时利用Design Compiler和dc_shell的策略。 举个例子，一个设计工程师编写的脚本文件可以在dc_shell命令行或者Design Compiler命令行窗口执行。工程师可能编写脚本文件，然后在dc_shll中重复运行，每一次循环修改参数值来优化设计。为了显示电路图和生成报告，设计工程师可以定时的从GUI窗口而不是命令行来运行脚本。 2-1-5-2 Design Analyzer图形