[信息与通信]11FPGA器件和EDA技术.pptVIP

图形输入方式： 打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图所示： 原理图输入 特别说明： 由于系统供给时钟为50MHz时钟，为保证系统计数结果清晰可辨，可设计分频模块clk1hz(in_50MHz,in_nclr,out_1Hz)，先将系统50MHz时钟in_50MHz分频为1Hz时钟；同时为保证系统精确计时，该模块受系统复位输入管脚控制复位。 此外为驱动数码管正确工作，需设计实现数码管译码模块如SEG7_LUT(oSEG, iDIG) ;实现计数状态到数码管显示状态的译码驱动； 随后可对原计数模块进行适当改变，并指定其为顶层模块（Project-）进行重新编译、管脚分配及下载验证。 module cnt10 (nclr,clk,QLed,SegData); input clk, nclr; output [3:0] QLed; output [6:0] SegData; wire [3:0] QLed; wire [6:0] SegData; wire cp; wire clk; wire nclr; reg [3:0] Q; clk1hz FA0 (clk,nclr,cp); //to change the clock rate always @(posedge cp or negedge nclr) begin if (!nclr) Q = 4b000; //clear else if (Q==9) Q = 4b000; else Q = Q + 1b1; end assign QLed=Q; SEG7_LUT FA1 (SegData,QLed); endmodule 特别说明 对于已有项目，可通过 管脚配置，对器件编程下载 配置引脚 点击 菜单项 Assignments-Pins 使用引脚配置窗口对引脚进行配置 引脚配置 引脚与功能的对应关系本可灵活分配，但为简化外围电路的设计工作，该实验系统已经实现了部分外围电路，并固定连接了部分引脚。因此，在引脚功能分配时要参考电路板已有资源和连接关系。 根 据所提供的 DE0 用户指导手册，根据所用的 FPGA 型号，将 十进制计数器的输入与输出分别配置到 DE0 开发板 的 选择开关（SW0）以及 4个 LED（LED3-LED0）和一个数码管（HEX0）上。 管脚定义参见DE0用户手册第四章（p25） 全编译文件。 完成分配引脚后，点击菜单项 Processing-start compilation、点击图标 或使用 CTRL+L 执行全编译，生成 sof 目标文件。 程序下载 点击菜单项 Tools-Programmer 或者点击图标 打开程 序下载环境，设置编程硬件为USB。 程序下载 点击 左上角Hardware Setup 按钮下载时使用的硬件 选择完下载文件后，选择Tools –Programmer-start开始写入。 若错误，选Add files重新选编程文件。 程序下载 DE0开发板介绍 DE0开发板组成 · Altera Cyclone? III 3C16 FPGA device · Altera Serial Configuration device – EPCS4 · USB Blaster (on board) for programming and user API control; both JTAG and Active Serial (AS) programming modes are supported · 8-Mbyte SDRAM · 4-Mbyte Flash memory · SD Card socket · 3 pushbutton switches · 10 toggle switches · 10 green user LEDs · 50-MHz oscillator for clock sources · VGA DAC (4-bit resistor network) with VGA-out connector · RS-232 transceiver · PS/2 mouse/keyboard connector · Two 40-pin Expansion Headers 时钟50MHz---G21，B12 按钮开关 拨动开关 LED灯 七段数码管 FPGA输出低电压的时候，对应的字码段点亮，反之则熄灭 引脚分配 引脚名称 引脚号 引脚名称 引脚号 CLK_50 G21 SW8/SW9 E4/D2 CLK_50_2 B12 LED0/LED1 J1/J2 BTN0