[信息与通信]FPGA多功能数字钟完整版.docVIP

华中科技大学文华学院基于FPGA实验报告 ——多功能数字钟 学部：信息科学与技术学部 专业班级：09级通信工程2班 姓名:沈弋轩 学号: 090103021119 指导教师：谢永峰老师时 间：2011.11.18 目 录 一．关于FPGA 3 二．关于QuartusII软件 5 三.多功能数字钟设计 19 四.实验心得体会 30五.参考文献 30  中文摘要 本实验是在学习过数字系统设计与Verilog HDL和数字逻辑电路等课程后，利用QuartusII软件，结合所学知识设计一个多功能数字钟，具有正常时、分、秒计时，动态显示，保持、清零、快速校时校分、整点报时、闹钟功能及丰富多样的附加功能。 文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。 通过实验加深了对数字电路的理解，掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率。  关键词 FPGA QuartusII 软件设计 多功能数字钟 一.关于FPGA1. FPGA概述： FPGA是现场可编程门阵列（Field Programmable Gate Array））HDL的进步。2. FPGA系统设计流程： 流程说明： 工程师按照“自顶向下”的设计方法进行系统划分。 ② 输入VHDL代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式，这种输入方式具有直观、容易理解的优点。 ③ 将以上的设计输入编译成标准的VHDL文件。 ④ 进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。 ⑤ 利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 ⑥利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。 ⑦利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 ⑧在适配完成后，产生多项设计结果：a.适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；b.适配后的仿真模型；c.器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。[5]    图一：CPLD/FPGA系统设计流程二.关于QuartusII软件 QuartusII是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。QuartusII提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。  图二：QuartusII设计流程 以模60进制计数器为例，详细介绍基于原理图输入的QuartusII工程设计过程：创建工程文件、编辑设计图形、编译综合、仿真验证、管脚配置、编程下载、硬件验证测试等。 1.建立工程文件 指定工程文件名： 在图三所示窗口中，选择File→New Project Wizard，弹出如图四的对话框，在此对话框中分别输入新建工程所在的文件夹名称（counter60）、工程名称（counter60）和顶层实体名称（counter60）。QuartusII要求工程文件名与顶层实体名一致。 图三： QuartusII软件界面 图四： 新建工程对话框 ⑵ 添加文件和库 工程文件夹名、工程名以及顶层实体名设置完后，点击Next按钮，弹出如图五所示的对话框，在此对话框中可以设置添加的文件或者库，按提示操作。完成后，单击