FPGA的Verilog HDL拔河比赛设计.ppt

广东科学技术职业学院机电学院 主讲：陈锐强，林熙德 设计要求 设计一个能进行拔河游戏的电路。 电路使用15个(或9个)发光二极管表示拔河的“电子绳”，开机后只有中间一个发亮，此即拔河的中心点。 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。 亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。 由裁判下达比赛开始命令后，甲乙双方才能输入信号，否则，输入信号无效。 用数码管显示获胜者的盘数，每次比赛结束自动给获胜方加分。 示意图 分频 module Divided_Frequency(_10000HzOut,_25HzOut,_50MHzIn); input _50MHzIn; output _10000HzOut,_1HzOut; parameter width1=16,value1=2499; parameter width2=10,value2=499; reg _10000HzOut,_25HzOut; reg [width1-1:0] Count; reg [width2-1:0] Cnt; always @(posedge _50MHzIn) //2500*2*10000Hz=50MHz if (Count==value1) //Binary Counter(0~2499) begin Count = 15d0; _10000HzOut = ~_10000HzOut; end else Count = Count + 1b1; always @(posedge _50MHzIn) //100 000*2*25Hz=50MHz if (Cnt==value2) //Binary Counter(0~99999) begin Cnt = 15d0; _25HzOut = ~_25HzOut; end else Cnt = Cnt + 1b1; endmodule 按键模块 脉冲25Hz，使用消抖电路，如下： module xiaodou(key1, key2, _50H, k1, k2); input key1; //// 按键1 input key2; //// 按键2 input _25H; //脉冲25Hz output k1; output k2; assign k1=(a1|a2|a3); //// assign k2=(b1|b2|b3); //// 采用3个或门消抖 reg a1,a2,a3,b1,b2,b3; always @(posedge _50H) begin a1=key1;a2=a1;a3=a2; b1=key2;b2=b1;b3=b2; end endmodule 主控制电路 module the_first_contraler(k1, k2, rst, nrst, _50H, q, left, right); input k1; // input k2; // input rst; //拔河开始复位按键 input nrst; //计分清零按键 input _25H; // output [2:0] q; //拔河led显示输出 output [2:0] left; //左边分数数码管输出 output [2:0] right; //右边分数数码管输出 reg [2:0]q; reg n; reg [2:0]left,right; //reg寄存器 always @(negedge rst or posedge _50H or negedge nrst) begin if(~rst) begin q=3;n=1;end //q,led回中点 n使能开 else if(~nrst) begin left=0;right=0;end //计分清零 else if(n)