lattice芯片系统时钟用户手册.doc

LatticeSC sysCLOCK 与 PLL/DLL用户使用指南 上海莱迪思半导体公司 2006 年6 月 英文网址： 中文网址： 第一节LatticeSC的时钟结构 LatticeSC器件里有三种类型的时钟网络，它们分别是：主时钟、边沿时钟和次级时钟。 主时钟：主时钟是时钟的主要类型，用来同步FPGA中的逻辑功能。这些时钟网络是低扭斜的全局时钟，它们连接至阵列中的所有同步单元，器件中有多达48个主时钟。 边沿时钟：边沿时钟是专用的I/O时钟，分布在阵列的边缘，由I/O bank或者I/O bank对把时钟连接在一起。在用于建立I/O总线的特别bank中，边沿时钟有很低的扭斜度。在LatticeSC器件中，有40个边沿时钟分布在5个group中。 次级时钟：次级时钟使用通用数据布线资源以建立局域时钟网络。在主时钟和边沿时钟都不能使用的情况下，使用次级时钟。图1.1为LatticeSC时钟分布结构（LFSC3GA25S）。 图1.1 LatticeSC时钟结构（LFSC3GA25S） sysCLOCK PLL和DLL sysCLOCK PLL可用于各种时钟应用管理，诸如去除时钟注入、时钟相位调整、时钟时序调整和频率综合（时钟的倍频和分频）。若在系统里，必须关注EMI时，PLL提供扩展频谱能力用以减少EMI噪声。共有8个PLL分布在器件的四个角上。 DLL用于去除时钟注入、时钟延时匹配和时间参考延时（90度相移）。在某些模式，DLL的输出是时钟信号。而在另外一些模式，输出是数字延时控制矢量（DCNTL[9:0]），用来调整器件里的输入延时单元。器件有12个DLL，它们以两个一组和四个一组的形式分布在器件的角上。 PLL的特性 图1.2为LatticeSC的PLL组件。 图1.2 LatticeSC的PLL组件 去除时钟注入延时 PLL的去除钟注入延时特性去除了与PLL和时钟树相关的延时。此特性常用于减少时钟至输出的延时。通过把输入时钟与来自时钟树的反馈时钟对齐来实现此特性。把可选的延时加到反馈路径，以便进一步减少时钟注入时间。 时钟相位调整 PLL的时钟相位调整特性能够在PLL的两个输出之间设置特别的相位补偿。相位调整以45度为步长增加。 频率综合 PLL可以对输入时钟倍频或者分频。 扩频 PLL支持扩展频谱时钟控制，通过down－spread调制减少EMI峰值。扩展频谱操作能改变输出频率，在30KHz到500KHz额定值范围内，可以通过编程降低频率至额定值的1%、2%或3%。 DLL特性 图1.3为LatticeSC的DLL组件。 图1.3 LatticeSC的DLL组件 去除时钟注入延时 DLL的去除时钟注入延时特性去除了与DLL和时钟树相关的延时。此特性常用于减少时钟至输出的延时。通过加延时到输入时钟，然后与反馈时钟对齐来实现此特性。这个延时也是DCNTL总线上DLL的输出，用来延时其它的输入相同的量。 时间参考延时 时间参考延时用来建立90度的相移。DLL产生DCNTL矢量，控制DELAY单元使输入信号延时90度。这个延时会跟踪工艺、温度和电压的变化。 时钟延时匹配 时钟延时匹配模式接收两个时钟输入，产生DCNTL矢量，这是两个时钟相位的增量。输入延时单元可用DCNTL值来实现两个时钟间的传递。 PLL与DLL的比较 PLL可以对时钟进行倍频，而DLL只能对时钟进行分频 使用延时控制矢量，DLL能传递其功能到几个单元。PLL无此功能 PLL的分频选择优于DLL 与PLL相比，DLL能够更加精确地跟随输入抖动 PLL有较好的抖动滤波和稳定性 PLL有较好的相位精度，用于相位设置 DLL能接受停止的时钟输入，而PLL无次功能 PLL具有扩展频谱功能 PLL更适用于芯片外的时钟信号，因为它们改进了抖动特性。而DLL适合于捕获输入信号的时钟。 其它时钟单元 时钟分频器（CLKDIV） 时钟分频器能构成相位匹配的分频时钟，分频系数为2或者4。时钟分频器与I/O Mux/DeMux齿轮箱逻辑一起对于构建低速时钟特别有用。使用I/O Mux/DeMux 齿轮箱逻辑时，这些时钟分频器提供同步复位。LatticeSC器件中有20个时钟分频器。 动态时钟选择（DCS） 动态时钟选择能提供两个时钟源至主时钟间的无干扰转换。时钟转换器能选通时钟信号而无需离开器件中的专用