[工学]数字系统与逻辑设计2.pptVIP

通用集成电路 专用型数字集成电路 可编程逻辑器件（PLD） PLD的发展历程 PLD的开发系统 PLD电路中门电路的符号 PROM 8.2 现场可编程逻辑阵列(FPLA) 8.2 现场可编程逻辑阵列(FPLA) FPLA的输出缓冲器结构 时序逻辑型FPLA 时序逻辑型FPLA 8.3 可编程阵列逻辑（PAL） 8.3.1 PAL的基本电路结构 8.3.1 PAL的基本电路结构 8.3.1 PAL的几种输出电路结构和反馈形式 一、专用输出结构 二、 可编程输入/输出结构 三、寄存器输出结构 四、异或型输出结构 五、运算选通反馈结构 8.3.3 PAL的应用举例 例8.3.1 例8.3.2 例8.3.2 例8.3.2 例8.3.2 PAL的缺点 8.4 通用阵列逻辑（GAL） 8.4 通用阵列逻辑（GAL） 8.4.1 GAL的电路结构 GAL的编程原理 GAL16V8编程单元的地址分配 GAL16V8编程单元的地址分配 GAL16V8编程单元的地址分配 GAL16V8编程单元的地址分配 8.4.2 输出逻辑宏单元（OLMC） GAL的OLMC GAL16V8结构控制字的组成 OLMC工作模式的配置选择 OLMC5种工作模式下的简化电路 8.5 可擦除的可编程逻辑器件(EPLD) 8.5.2 EPLD的与-或逻辑阵列 8.5.2 EPLD的与-或逻辑阵列 8.5.3 EPLD的输出逻辑宏单元(OLMC) 8.5.3 EPLD的输出逻辑宏单元(OLMC) 复杂的可编程逻辑器件(CPLD) 内部含有可编程逻辑宏单元、可编程I/O单元、可编程内部连线。 部分CPLD器件内部还设有RAM、FIFO存储器，以满足存取数据的应用要求。 部分CPLD器件具有ISP（In System Programmable在系统可编程）能力，此种器件，可以在其装到电路板上后进行编程。在系统编程期间，器件的输入、输出管脚暂时被封闭，编程结束后，恢复正常状态。 8.6 现场可编程门阵列（FPGA） 8.6.1 FPGA的结构 8.6.1 FPGA的结构 8.6.2 FPGA的IOB和CLB 一、IOB 二、CLB XC2064中CLB的3种组态 查找表实现函数的原理 二变量通用逻辑模块的函数表 CLB中的存储电路 8.6.3 FPGA的互连资源 开关矩阵和可编程连接点 用水平和垂直通用连线和开关矩阵实现连接 用直接连线实现连接 FPGA的优缺点 8.7 PLD的编程 8.8 在系统可编程逻辑器件(ISP-PLD) 小 结 设置直接连线的目的：减少传输延迟时间和简化编程。 8个逻辑 宏单元 8个三态输 出缓冲器 10个输入 缓冲器 时钟信 号输入 8个反馈/输 入缓冲器 32×64位的 可编程与阵列 或门包含在OLMC中，和与阵列的连接是固定的。 GAL16V8 三态输出选通 信号输入缓冲器 64个与门 GAL与阵列的每个交叉点上都设有E2CMOS编程单元，其结构和工作原理与E2PROM的存储单元一样。 浮栅隧道氧化层MOS管（Flotox管） 浮栅上没有带负电荷，则导通。 GAL中除了与逻辑阵列外还有一些编程单元，编程单元的地址分配和功能划分如图所示。 第 32 行是电子标签(ES)， 供用户存放各种备查的信息。 如器件的编号、电路的名称、编程日期、 编程次数等。 第 33~59 行是制造厂家保留的地址空间， 用户不能利用。 第 0~31 行对应与逻辑阵列的编程单元，编程后可产生 0~63 共 64 个乘积项。 第 60 行是结构控制字，共有 82 位，用于设定 8 个OLMC的工作模式和 64 个乘积项的禁止（用以禁止/屏蔽某些不用的乘积项）。 第 61 行是一位加密单元。这一位被编程以后，将不能对与逻辑阵列作进一步的编程或读出验证，因此可以实现对电路设计结果的保密。只有在与逻辑阵列被整体擦除时，才能将加密单元同时擦除。但是电子标签的内容不受加密单元的影响，在加密单元被编程后电子标签的内容仍可读出。 第 63 行只包含一位，用于整体擦除。 对GAL编程时是逐行进行的，被编程的数据从第 9 脚以串行方式送入64位移位寄存器，寄存器装满一次，就对编程单元写入一行。 异或门的作用是控制输出函数的极性。 或门 D触发器 数据选择器 时钟 使能控制 8个输入端 异或门 D触发器(寄存器)对异或门的输出状态起记忆(存储)作用，使GAL适用于时序逻辑电路。 或门的8个输入端来自与逻辑阵列，在或门的输出端可以产生不超过8项的与或逻辑函数。 4个多路开关(MUX)在结构控制字段作用下设定输出逻辑宏单元的结构形式。 AC0、AC1（n）和XOR(n)都是结构控制字中的一位数据，通过对结构控制字编程，可以设定OLMC的工作