集成电路设计CAD_EDA工具实用教程教学课件作者韩雁第10章节自动布局布线及Astro10-布局布线课件幻灯片.ppt

共64页 * * GDSII文件输出窗口 共64页 * * 共64页 * * 整体布局规划图 共64页 * * 布局规划的具体实现步骤（续） 2．电源/地线规划 电源/地线网络分布在整个芯片，为设计的每一个单元提供稳定的电压 。 电源/地线规划的目标是在占用布线资源最小的前提下减小电压降、避免电迁移。 3. 加Pad Filler 加Pad Filler是为了填充IO单元与IO单元之间的间隙。在设计窗口中选择PostPlace-Add Pad Fillers 。 4. 加布局障碍 在每个宏单元四周添加布局障碍便于留出足够的布线空间给宏单元的端口布线。在设计窗口中选择PrePlace-Create Hard Blockage。 共64页 * * 电源/地线规划的内容 将标准单元、IO单元和宏单元的电源、地端口与电源线、地线相连。在设计窗口中选择Pre Route-Connect Ports to P/G 。 在核（Core）和IO单元之间加入电源/地环（ring），它是连接内部电源/地和电源/地IO的纽带。 构建宏单元外部的电源/地环，并连到芯片的Ring上。实现方式同上一步骤。 加Strap，在设计窗口中选择Pre Route-Straps。 在设计窗口中选择Pre Route-Macros/Pads用以实现将芯片的Ring连接到电源/地IO的电源、地端口。 在设计窗口中选择Pre Route-Macros/Pads实现将宏单元的外部Ring连接到宏单元的电源、地端口。 用一系列水平电源/地线将标准单元的电源/地与ring及或strap连接起来，在设计窗口中选择Pre Route-Standard Cells。 共64页 * * 加Pad Filler 共64页 * * 加布局障碍 共64页 * * 布局 布局(Placement)是确定设计中每个标准单元位置的过程。一个合理的布局要求每个标准单元都放在有效的位置上，并且标准单元间没有重叠。 布局要求实现的目标 确保布线能够布通 关键时序路径的延时最小 芯片尽可能密集 采用时序和拥塞共同驱动的布局 共64页 * * 工具在布局阶段的测评 互连线长度最小 可接受的拥塞（Congestion） 符合关键路径上的时序 共64页 * * Astro布局流程图 装载时序约束文件（Load SDC） 时序设置（Timing Setup） 布局选项设置（Set Placememt Optiom） 预布局（Pre Place ） 布局（In Place） 布局后的第一次优化（Post Place ） 共64页 * * Astro布局具体步骤 1. 装载时序约束文件 在设计窗口中选择Timing-Load SDC 2. 时序设置 在设计窗口中选择Timing- Timing Setup 3. 布局选项设置 在设计窗口中选择InPlace-Placement Common Options 4. 预布局及时序分析 预布局阶段主要是对高扇出网线进行优化。在设计窗口中选择InPlace-Auto Place 共64页 * * 预布局及时序分析 共64页 * * 时序分析报告 预布局后的时序分析中允许较少的路径存在较小的建立时间和维持时间违反，也允许较少的单元存在较小的最大跳变时间和最大负载电容违反。 建立时间的Slack小于-0.39的有4条路径，违反建立时间的总共有76条路径。 维持时间的Slack小于-0.05的有1条路径，违反维持时间的共有23条路径。 共64页 * * 建立时间最糟糕的一条路径 共64页 * * 维持时间最糟糕的一条路径 共64页 * * Astro布局具体步骤（续） 5. 布局及时序分析 布局阶段用来实现标准单元的位置放置。在设计窗口中选择InPlace-Auto Place 布局完成后，进行静态时序分析，分析是否存在违反建立时间（Setup time）的关键路径，如果存在违反的话，检查时序约束文件、时序设置或布局规划是否存在问题。要求布局后基本上不能存在违反建立时间的路径，但可以存在违反维持时间（Hold time）的路径。 6. 布局后第一次优化及时序分析 Astro帮助文档中称布局后第一次时序优化为PP1。在设计窗口中选择InPlace-Auto Place 布局后的第一次优化完成后，进行静态时序分析，分析时序是否存在异常，并解决存在异常的问题。同样保证不能存在违反建立时间的路径，但可以存在违反维持时间（Hold time）的路径。 共64页 * * 时钟树综合 芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟线的负载非常重，并且到每个端点的延时相差很大，因此需要插入时钟缓冲器和倒相器减小负载和平衡延时。