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2018-03-28 发布于浙江
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[数学]第4-5章VerilogHDL.pdf

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[数学]第4-5章VerilogHDL

硬件描述语言Verilog HDL (书上4，5，6章） 4.1 Verilog HDL简介 Verilog HDL设计举例 4.2 Verilog HDL模块的结构 5.1 Verilog HDL语言要素 5.2-5.5 数据类型及常量、变量 5.6 运算符 6.3 赋值语句 6.1 过程语句 6.4 条件语句 6.2 块语句 6.5 循环语句 6.6 编译指示语句 6.7 任务与函数 6.8 顺序执行与并发执行补充：设计技巧补充：编写Verilog HDL源代码的标准 1 4.1 Verilog HDL简介内容概要内容概要一、什么是Verilog HDL 二、Verilog HDL的发展历史三、不同层次的Verilog HDL抽象四、Verilog HDL的特点 2 4.1 Verilog HDL简介一、什么是Verilog HDL  Verilog HDL是一种用于数字逻辑电路设计的硬件描述语言（Hradware Description Language ) ，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。  用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。 Verilog HDL 既是一种行为描述语言也是一种结构描述语言。  既可以用电路的功能描述，也可以用元器件及其之间的连接来建立Verilog HDL模型。 3 4.1 Verilog HDL简介二、Verilog HDL的发展历史  1983年，由GDA （GateWay Design Automation ）公司的Phil Moorby首创；  1989年，Cadence公司收购了GDA公司；  1990年， Cadence公司公开发表Verilog HDL ；  1995年，IEEE 制定并公开发表Verilog HDL1364- 1995标准；  1999年，模拟和数字电路都适用的Verilog标准公开发表 4 4.1 Verilog HDL简介三、不同层次的Verilog HDL抽象  Verilog HDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级： 系统级(system level): 用高级语言结构实现的设计模块外部性能的模型；