可编程asic90
可编程ASIC;进度;VHDL中的对象;设计中要注意;数据类型;数据类型;数据类型;整型的注意事项;信号的特性;驱动能力;高阻态‘Z’与总线复用;高阻态‘Z’与总线复用;因此对于STD_LOGIC型;实际信号传输延时的硬件机制;实际信号传输延时的VHDL描述;传输延时;惯性延时;功耗; 进程与硬件的对应;进程的调度算法及信号赋值;信号与变量的区别;进程内的信号赋值:顺序执行,并行赋值;进程内的信号赋值:顺序执行,并行赋值;进程内的信号赋值:顺序执行,并行赋值;VHDL中的变量;程序结构;程序例子;程序例子;程序例子;关于unsigned与signed库;程序例子;程序例子;程序例子;程序例子;程序例子;关于信号方向;VHDL常用数据类型;常用的语法1: if条件判断;If的例子;常用的语法2:case分支判断;Case的例子;CASE语句和IF语句的比较; ; ; ; ;常用语法3:时钟沿判断;时钟沿的例子;常用语法4:port map;或者(名称影射法);其他内容;基础电路设计;基础组合电路设计;例1: 二选一电路设计;;方法1:直接逻辑运算;方法2:if语句;方法3: case语句;三种方法对比;例2: 3-8译码器;;例3 三态门; ;例4:四位全加器设计;;;代码评析;改进方法;1bit全加器;4bit全加器;代码实现;代码实现;;;对比两种加法器描述方法;易犯错
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