CuLow-k内连线结构之应力与界面破坏分析_精品.doc

Cu/Low-k內連線結構之應力與界面破壞分析 摘要 隨著技術的進步，內連線結構尺寸不斷的減小，內連線結構所產生的電阻-電容延遲愈趨嚴重，因此發展出銅導線製程，藉此降低電阻-電容延遲，但也衍生出其他問題。由於導線與介電層間材料性質造成之差異，使得內連線結構在製程的升溫、降溫過程中引發應力集中問題，產生高應力可能會造成應力誘發孔洞現象，降低元件的可靠度。另外，材料與材料間之界面接合問題也會影響內連線結構的可靠度。本文利用有限元素軟ABAQUS建立二維內連線結構受熱模型，並進行應力分析以及雙材料界面破壞分析，藉此得到製程溫度、幾何參數以及低介電常數材料性質對內連線結構之影響，並引用雙材料界面破壞力學之觀念，以數值模擬判斷發生脫層破壞之可能性提供開發者設計的參考依據，以達最佳化設計之目的，並縮短開發之時間。dual damascene)結構來改善此問題。 銅製程結合導電係數較高的銅金屬作為導線，低介電常數(low dielectric constant, low-k)材料作為介電層。與傳統鋁製程相比，銅的電阻係數較鋁低，可有效降低電阻。另外，為了降低電容並使元件積集度更高，使用低介電常數材料並採用多層內連線結構，由此改善電阻電容延遲效應。但導線與介電層間材料性質之差異，例如熱膨脹係數的不匹配，會使得製程中由於升降溫的步驟中產生熱應力(thermal stresses)，導致內連線結構在製程中引發應力集中問題，其中產生之高應力可能會造成應力誘發孔洞現象，降低元件的可靠度。以下將介紹低介電常數材料，並討論內連線結構問題。 低介電常數材料介紹 在鋁製程中，由於二氧化矽(SiO2)的熱穩定性及附著能力良好，所以成為主要的介電層材料，並發展出多重內連線結構，以因應近年來元件的微型化趨勢。但隨著微型化發展，電阻-電容延遲效應愈趨嚴重，為了降低電阻-電容延遲效應便開發出低介電常數材料來取代二氧化矽。低介電常數材料是指介電常數(dielectric constant, k)低於二氧化矽(k=3.9~4.0)之材料，大致可分為有機高分子(organic polymer)及無機高分子(inorganic polymer)兩類，而依沉積的方式可分為化學氣相沉積(CVD)及旋塗式(SOG)。為配合銅雙大馬士革製程，必須選擇高度熱穩定性、機械強度以及抗水性之低介電常數材料作為介電層，表1列出幾種低介電常數材料之性質。由於導線與低介電材料的材料性質不同，例如熱膨脹係數的不匹配，使得在製程中由於升降溫的步驟而產生熱應力(thermal stresses)等，這些內連線結構問題將在下節進行討論。 內連線結構問題與文獻回顧 在製程之升降溫過程中，由於銅與低介電常數材料之熱膨脹係數不匹配及材料性質的差異，使得內連線結構產生熱應力，而過高的熱應力可能會誘發孔洞現象(stress-induced voids)，造成應力集中、空孔的生成、介電層或接觸面開裂等問題出現，如圖1所示 (a)導線via處側壁出現空孔；(b)介電層中之空孔；(c)導線與介電層之界面空隙；(d)介電層之開裂等，這些都會影響元件的可靠度，造成元件的失效。由於近年來半導體界的蓬勃發展，為了探討內連線之可靠度，許多研究內連線結構中之應力分布、空孔生成、裂縫開裂等問題的文獻也因應而生：1993年Flinn等人提出影響內連線結構應力分布之因素，其中以結構中各材料間熱膨脹係數不匹配之影響最為顯著，並推導出孔隙形成之力學模型[1]；1997年Shen等人推導出深寬比(aspect ratio)對結構應力之影響，並進行三維內連線結構模擬分析[2]；2002年Ogawa等人曾提出在via底部之高應力梯度是造成該區域形成孔隙之重要因素[3]；Paik等人在2004年選用SiLK及TEOS作為銅導線間之介電層，利用有限元素法進行內連線結構之應力分析[4]；2006年Lee等人使用J-integral有限元素法，分析塑膠球閘陣列 線彈性破壞理論 線彈性破壞理論是研究含裂紋的材料在線彈性破壞變形階段發生裂紋失穩擴展之規律，也就是所謂理想的脆性斷裂。研究裂紋擴展主要分為應力場強度及能量兩個不同的觀點，常用的準則有應力強度因子(stress intensity factor, K)準則及能量釋放率(energy release rate, G)準則。當裂紋尖端應力強度因子達到材料的斷裂韌性(fracture toughness, KIC)時，裂紋開始擴展，此為應力強度因子準則(KI≧KIC)；而能量的觀點是假設外界能源無法傳入，當裂縫尖端的能量釋放率(G)達臨界能量釋放率(GC)時，裂紋開始成長，此為能量釋放率準則(G≧GC)。雖然應力強度因子準則與能量準則是從兩種不同觀點建立而成，但兩者有一定的關係，其K與G的關係式[6]如下