具记忆体使用效率之低功率低密度同位元查核解码器设计.pdfVIP

修平學報 第二十七期 民國一○二年九月 HSIUPING JOURNAL VOL.27, pp.145-153 （September 2013 ） 145 具記憶體使用效率之低功率低密度同位元 查核解碼器設計 摘 要 本文提出了一個簡化的分層最小值-總和演算法(LMSA) ，以便設計與實作類循環- 低密度同位元查核(QC-LDPC)解碼器。此解碼器結構可以輕鬆的容納一個解碼分層， 同時可以使重複解碼的次數減少，而達到與之前相似的解碼效能。所提出的 LMSA 架 構，由於簡化資料的位元數，在較長的編碼中可以減少許多記憶體的使用。本文所設 計之解碼器碼長為 4608 位元且碼率是 8/9 ，使用台積電 90 奈米互補式場效電晶體技 術合成，在頻率為 110MHz ，解碼傳輸率可達到3.96Gbps ，比起傳統之LMSA ，只需 約三分之一的記憶體使用量。 關鍵詞：類循環、低密度同位元查核、解碼器、分層最小值-總和演算法、記憶體。 湯雲欽：中興大學電機所學生 姚長昆：中興大學電機所學生 林泓均：中興大學電機所教授 投稿日期： 102 年 4 月 10 日 接受刊登日期：102 年 8 月 6 日 146 修平學報 第二十七期 民國一○二年九月 A Memory-Efficient Layered QC-LDPC Decoder Yun-Ching Tang, Chang-Kun Yao, Hongchin Lin Abstract In this paper, a simplified layered min-sum algorithm (LMSA) is proposed to design and implement quasi-cyclic low density parity check (QC-LDPC) decoder. This decoding architecture can easily accommodate a decoding layer and reduce the number of iterations to achieve the similar decoding performance. Owing to the reduced quantization bits of data information, the proposed LMSA decoder significantly reduces the memory requirement for long codes. Here, the decoder with code length of 4608 and coding rate of 8/9 was synthesized using TSMC 90nm CMOS technology. The throughput is 3.96Gb/s at 110MHz with only 1/3 memory requirement compared to the conventional LMSA decoder. Keywords: quasi-cyclic, low density parity check (LDPC), decoder, layered min-sum algorithm (LMSA), memory. Yun-Ching Tang, Student, Department of Electrical Engineering, NCHU Chang-Kun Yao, Student, Department of Electrical Engineering, NCHU Hongchin Lin, Processor, Department of Electrical Engineering, NCHU Received 10 April 2013; accepted 6 August 201