EDA程序终极汇总(修订后).docVIP

信息工程学院2009年EDA考试 程序汇总（终极版） 制作人：柳阳 2009年6月23日 说明 所有程序均来自上课及实验，无压题之意； 所有程序均通过编译，波形仿真请自己完成； 文字部分由于时间较紧，可能会有错误，望见谅； 特别感谢王敏聪同学在程序方面给予的指导和帮助。  1.组合逻辑电路： (1)半加器与全加器（原理图以及VHDL语言） A．半加器 输入：2个二进制1位 输出：和输出S，进位Co 真值表： A B S Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HALFADD IS PORT( A,B: IN STD_LOGIC; S,Co: OUT STD_LOGIC ); END HALFADD; ARCHITECTURE RTL OF HALFADD IS BEGIN S = A XOR B; Co = A AND B; END RTL; 原理图： B．全加器 输入：2个二进制1位，一个进位输入Ci 输出：和输出S，进位Co 真值表： A B Ci S Co 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FULLADD IS PORT( A,B,Ci: IN STD_LOGIC; S,Co: OUT STD_LOGIC ); END FULLADD; ARCHITECTURE RTL OF FULLADD IS COMPONENT HALFADD PORT(A: IN STD_LOGIC; B: IN STD_LOGIC; S: OUT STD_LOGIC; Co: OUT STD_LOGIC); END COMPONENT; SIGNAL T1,T2,T3: STD_LOGIC; BEGIN U1: HALFADD PORT MAP( A=A,B=B,S=T1,CO=T2); U2: HALFADD PORT MAP( A=CI,B=T1,S=S,CO=T3); Co = T2 OR T3; END RTL; 原理图： A．分层开发 B．单层开发（课本P114） (2)全减器（原理图以及VHDL语言） 输入：2个二进制1位，一个借位输入Ci 输出：差输出S，借位Co 真值表： A B Ci S Co 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FULL_SUBB IS PORT( A,B,CI:IN STD_LOGIC; S,CO:OUT STD_LOGIC ); END FULL_SUBB; ARCHITECTURE RTL OF FULL_SUBB IS SIGNAL NA:STD_LOGIC; BEGIN NA=NOT A; S=A XOR B XOR CI; CO=(NA AND CI) OR (B AND CI) OR (NA AND B); END RTL; 原理图： (3) 译码器 （以下程序均非译码器程序，具体译码器程序可参照数字钟4-7译码器程序） A．2-4译码器 输入端口：2个二进制输入端a、b 输入端口：1个使能控制信号en 输出端口：4个译码输出端y0 — y3 真值表： 输入 输出 EN A B Y3 Y2 Y1 Y0 0 × × Z Z Z Z 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 程序：（程序为四选一选择器，真值表及原理图为2-4译码器） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX4 IS PORT( Y0,Y1,Y2,Y3,A,B,EN:IN STD_LOGIC; Q:OUT STD_LOGIC ); END MUX4; ARCHITECTURE RTL OF MUX4 IS SIGNAL SEL:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN SEL=A B; PROCESS(SEL) BEGIN IF EN=0 THEN Q=Z; ELS