ESD Technology 经典资料(第八部分).doc

ESD Technology 经典资料 7.2 VDD与VSS间的ESD防护 7.2.1 VDD与VSS间的寄生组件 　　ESD电压跨在VDD与VSS电源线之间，除了会造成IC内部电路损伤之外，也常会触发一些寄生的半导体组件导通而烧毁。在CMOS IC中，最常发生烧毁现象的寄生组件就是p-n-p-n的SCR组件及n-p-n的横向双载子晶体管(BJT)。随着制程的先进，寄生组件间的间距也越来越小，这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性。有关寄生的SCR组件及其在CMOS IC布局上的相对位置显示于图7.2.1-1中。 图7.2.1-1? CMOS IC中寄生的SCR组件及其在布局上的相对位置 　　SCR组件是寄生于PMOS的源极(接VDD)与NMOS组件的源极(接VSS)之间，若这SCR组件被导通，会在VDD与VSS之间造成一极低电阻的导通现象，大量的ESD电流便会经由这寄生的SCR而旁通掉。但不幸的是，这寄生的SCR组件在IC内部电路的布局上都只具有极小的布局面积，因此这寄生的SCR组件很容易被ESD电流所烧毁而在VDD与VSS之间造成永久短路的破坏。　　另一寄生的n-p-n BJT组件及其相关布局上的位置显示于图7.2.1-2中。 图7.2.1-2? CMOS IC 中寄生的横向n-p-n双载子晶体管及其在布局上的相对位置 　　该横向BJT是因两个N+扩散层靠近而寄生的，若一N+是接到VDD，另一N+接到VSS，就会在VDD与VSS间产生一寄生的组件。这BJT组件随着间距S的缩小会具有更高的增益及更佳的BJT特性。当ESD电压跨在VDD与VSS之间时，这寄生的BJT也容易因骤回崩溃(snapback breakdown)而导通。 　　由于寄生的BJT在IC内部布局中都只具有很小的面积，因此这寄生的BJT一但被ESD电压所崩溃而导通，很容易就被烧毁，而在VDD与VSS之间造成永久的短路破坏现象，这种破坏更常见于深次微米的CMOS IC之中。 7.2.2 先前的防护技术 　　由前一章节所述可知，IC在遭受ESD时常会发生ESD电压转而跨在VDD与VSS电源线之间，为了箝制这过高的ESD电压跨在VDD与VSS电源线之间，一先前的防护设计显示在图7.2.2-1中。 图7.2.2-1? 先前技术所设计的VDD与VSS电源线间之ESD拑制电路 　　一大尺寸的闸极接地(Gate-Grounded)的NMOS组件连接于IC的VDD与VSS电源线之间，被用来当做VDD到VSS静电放电防护电路。若有一ESD电压出现在VDD与VSS电源线之间，该NMOS组件将会崩溃导通来旁通该ESD的放电电流。 　　但是，即使有该NMOS组件当做ESD防护组件来旁通ESD放电电流，IC的内部电路依然会出现ESD损伤的问题。因为，该NMOS组件除了提供ESD防护来保护IC内部电路之外，它也要能够保护自己不被ESD电流所破坏，以免因其被ESD损毁，反而在VDD与VSS之间造成一永久短路的现象，而导致该IC无法正常使用。为了保护NMOS组件不被ESD电流所破坏，该NMOS组件通常在布局上便无法使用最小的布局间距(spacing)，以提升其对ESD承受能力。然而，IC的内部电路经常是使用最小的布局间距，这导致了一个问题，就是内部电路组件因具有最小的布局间距 (例如通道长度)，会先崩溃导通，而ESD保护用之NMOS元件因具有较大的布局间距，反而较慢崩溃导通，这使得闸极接地的NMOS组件不能够有效地来保护IC的内部电路。因此，一个更有效的VDD到VSS静电放电防护电路必需要具有更低的导通崩溃电压，才能够充份地保护IC的内部电路而不是只保护它自己而已。 7.2.3 改进的设计方式 　　为提升该NMOS组件的ESD保护功效，图7.2.3-1显示一改良式的设计。 图7.2.3-1? 改良式的VDD与VSS电源线间之ESD拑制电路 　　在图7.2.3-1中，一静电放电侦测电路被加入，用来控制该NMOS组件的闸极。当有ESD电压出现跨在VDD与VSS电源在线时，该静电放电侦测电路会送出一正电压把NMOS组件导通来旁通掉ESD放电电流。由于该NMOS元件是藉由其闸极控制而导通，而不是像图7.2.2-1中的闸极接地NMOS组件是靠崩溃才导通的，因此图7.2.3-1的设计具有极低的导通电压。当内部电路组件尚未因ESD电压而崩溃之前，该NMOS组件就早已导通来旁通ESD放电电流了。这导通的NMOS组件在VDD与VSS之间成一暂时性的低阻抗状态，因此跨在VDD与VSS之间的ESD电压能够很有效地被箝制住，不会再造成IC内部电路因ESD而出现异常损坏的现象。有关实现此方法的典型设计如图7.2.3-2所示〔12〕。 图7.2.3-2?