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数字电路综合设计;课程要求 ;1.1 电子设计自动化技术及其发展 ; 利用EDA技术进行电子系统的设计，具有以下几个特点： ① 用软件的方式设计硬件； ② 用软件方式设计的系统到硬件系统的转换是由有关 的开发软件自动完成的； ③ 设计过程中可用有关软件进行各种仿真； ④ 系统可现场编程，在线升级； ⑤ 整个系统可集成在一个芯片上，体积小、功耗低、 可靠性高。 因此，EDA技术是现代电子设计的发展趋势。 ;1.2 EDA技术的主要内容; 4. 实验开发系统 实验开发系统提供芯片下载电路及EDA实验/开发的外围资源，以供硬件验证用。一般包括： ① 实验或开发所需的各类基本信号发生模块，包括时钟、脉冲、高低电平等； ② FPGA/CPLD输出信息显示模块，包括数码显示、发光管显示、声响指示等； ③FPGA/CPLD目标芯片和编程下载电路。;课程设计实验板;;1、 设计输入 ; 2. 逻辑综合 所谓逻辑综合，就是将电路的高级语言描述(如HDL、原理图或状态图形的描述)转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。 ; 3. 目标器件的布线/适配 所谓逻辑适配，就是将由综合器产生的网表文件针对某一具体的目标器进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布线与操作等，配置于指定的目标器件中，产生最终的下载文件。 ; 4. 目标器件的编程/下载 如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将由布线/适配器产生的配置/下载文件通过编程器或下载电缆载入目标芯片FPGA或CPLD中。; 5. 设计过程中的有关仿真 行为仿真：将VHDL设计源程序直接送到VHDL仿真器中所进行的仿真。该仿真只是根据VHDL的语义进行的，与具体电路没有关系。 功能仿真：将综合后的VHDL网表文件再送到VHDL仿真器中所进行的仿真。 时序仿真：将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真。; 6. 硬件测试 所谓硬件测试，就是FPGA或CPLD直接用于应用系统的设计中，将下载文件下载到FPGA后，对系统的设计进行的功能检测的过程。 硬件测试的目的，是为了在真实的环境中检验VHDL设计的运行情况。 ;2、 QuartusII的使用方法（以8位流水灯的设计，仿真与实现为例）;*;使用八进制计数器产生74LS138地址端所需的8个地址信号，将计数输出Q0、Q1、Q2分别接入74LS138的A0、A1、A2，为计数器提供低频连续脉冲CP，即可在74LS138的8个输出端获得流水灯的连续状态输出 ;一、准备;若注册请求界面还未消失 请按左图选择 在下图中重设文件指向路径;2、Quartus II 13.1主界面操作环境;3、常用工具栏;4、开发流程;工程创建时的准备工作;1、工程创建向导;2、为创建的工程添加设计文件;3、器件选择;4、EDA 工具设置;5、完成!;综上所述，创建工程时的几个步骤如下：;*;2、原理图设计文件创建方法;(2) 打开元件库，调用内置元件及端口;绘图辅助工具栏介绍;分别输入“input”和“74138”时的预览窗口;*;调用元件库中基本数字电路分立元件完成的8位流水灯电路原理图：;调用LPM宏功能模块方法介绍(以计数器为例);;3、VHDL程序设计文件创建方法;保存文件名与实体名一致;设置置顶，并编译当前的VHDL文件;创建用户自己的元件符号;*;调用元件库中LPM计数器，用VHDL实现3-8译码器完成的8位流水灯：;*;关于全程编译; 工程编译完成后，设计结果是否满足设计要求，可以通过时序仿真来分析； 时序仿真主要包含如下的设置步骤： 打开波形编辑器； 设置仿真时间区域； 波形文件存盘； 将端口节点信号选入波形编辑器中； 编辑输入波形（输入激励信号）； 总线数据格式设置 启动仿真器 观察仿真结果（波形编辑文件及产生的波形报告文件分开显示） 若无法观察完整波形，可以使用热键Ctrl+W,即可看到完整的仿真波形。也可使用鼠标左右键，方法如下：;1、建立波形矢量文件 2、添加引脚节点;添加引脚节点（续）;3、设置仿真时间长度;4、设置仿真时间周期;5、编辑输入端