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ModelSim,synplify,ISE 后仿真流程 首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSim 后仿真的问题，那就可能是软件版本的问题。 1， ModelSim Se 6.1b 2， Synplify Pro 7.5.1 3， ISE 5.2i （这个是老了点） 4 ， WindowsXP （这个应该没有多大的关系） 还有就是我使用的是verilog ，我想VHDL 的方法与verilog是差不多的，最多也就是在建库 方面有点差别而已。下面的这些方法，是我这 3 天搞出来的。当然也参考了一些文章。如 果谁有更方便的方法，欢迎指出来。我的邮箱是vf1983cs@163.com 。有空大家多交流。 一、 为modelsim生成 3 个库。 首先，介绍一下这三个库。 Simprim_ver:用于布局布线后的仿真。 Unisim_ver :如果要做综合后的仿真，还要编译这个库。 Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。 我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。 不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指定库的路径，不然 modelsim找不到。 第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。 第二步：新建库，库名起作simprim_ver 。我们首先就是要建的就是这个库。 第三步：在modelsim的命令栏上，打下如下命令： vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v 其 中的d:/Xilinx是我的Xilinx 的安装路径，你把这个改成你的就行了。以下凡是要根据自己 系统环境改变的内容，我都会用绿色标出，并加一个下划 线。编译完之后，你会发现你的 工程文件夹下出现了一个simprim文件夹，里面又有很多个文件夹。这些就是我们要的库了。 第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下： vlog -work unisim_ver d:/Xilinx/verilog/src/unisims/*.v vlog -work xilinxcorelib_ver d:/Xilinx/verilog/src/XilinxCoreLib/*.v 如果你想要编译的是VHDL 的库，你需要建立的库分别是simprim,unisim和xilinxcorelib 。这 三个库所需要的modelsim指令分别如下： vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCOMP.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VPKG.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCFG4K.vhd vcom –work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd 关于 VHDL 方面，我没有实践过，如果有误的话，改一下应该问题也不大。 第五步：把库建好后，接下来的事情就是使它成为 modelsim 的标准库。这只要修改modelsim 安装目录下的 modelsim.ini 文件就可以了。修改后的内容如下： [Library] std = $MODEL_TECH/../std ieee = $MODEL_TECH/../ieee verilog = $MODEL_TECH/../verilog vital2000 = $MODEL_TECH/../vital2000 std_developerskit = $MODEL_TECH/.