[信息与通信]11CPLDFPGA的常用设计.pptVIP

西安邮电学院电信系 罗朝霞 西安邮电学院电信系 罗朝霞 上述分频器的时序仿真波形如下图所示。 一、只读存储器(ROM) 二、随机存储器(RAM) 三、顺序存取存储器（SAM） 一、只读存储器(ROM) 只读存储器是一种重要的时序逻辑存储电路，它的逻辑功能是在地址信号的选择下从指定的存储单元中读取相应的数据。由于只读存储器只能进行数据的读取而不能修改或写入新的数据，因此它一般不能用来存储动态数据。 * 1 基本数学运算模块 2 分频器设计 3 存储模块设计 4 状态机设计 一、加法器 二、减法器 三、乘法器 一、加法器 加法是最基本的算术运算。无论减法、乘法、除法或其他运算最终都要分解为加法运算。加法器是数字电路中最常用﹑最基本的算术运算单元电路。 加法器的实现方法有很多，下面介绍几种常用的加法器设计方法。 1、串行进位加法器 2、并行进位加法器 3、流水线加法器 1、串行进位加法器 串行进位加法器是最简单的加法器结构，它是将多个一位全加器串联构成的，其中前一级的进位输出作为后一级的进位输入，故该加法器又称为行波进位加法器。 串行进位加法器的优点是结构简单，实现方便；缺点是速度慢，这是因为位数为N的加法运算会产生N-1级迟延，位数越多迟延越大。 2、并行进位加法器 并行进位加法器是预先将N位加法表存放在一个查找表中，然后使用操作数作为地址去访问查找表，来得到加法值。该加法器又称为查找型加法器。 并行进位加法器的优点是速度快，只有一级延迟；缺点是当加法器位数较多时，查找表的容量太大，需要占用太多的存储单元。 设计一个2位加2位的并行加法器。 例 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder2 IS PORT(a,b:IN STD_LOGIC_VECTOR(1 DOWNTO 0); ci:IN STD_LOGIC; sum:OUT STD_LOGIC_VECTOR(1 DOWNTO 0); co:OUT STD_LOGIC); END adder2; ARCHITECTURE add OF adder2 IS SUBTYPE romword IS STD_LOGIC_VECTOR(2 DOWNTO 0); TYPE romtable IS ARRAY (0 TO 15) OF romword; CONSTANT addertable:romtable:=( (B000),(B001),(B010),(B011), (B001),(B010),(B011),(B100), (B010), (B011), (B100), (B101), (B011), (B100), (B101), (B110)); SIGNAL sumtemp:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(a,b,ci) VARIABLE com:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN com:=a b; IF (ci=1) THEN sumtemp=addertable(CONV_INTEGER(com))+1; ELSE sumtemp=addertable(CONV_INTEGER(com)); END IF; END PROCESS; sum=sumtemp(1 DOWNTO 0); co=sumtemp(2); END add; 2位加2位的并行加法器的时序仿真波形如图所示。 3、流水线加法器 流水线加法器是将每一步的运算结果都用寄存器锁存。尽管单个运算需要多个时钟周期才能得到结果，但是由于操作数是不断加到运算端的，所以总的效果是每个加法运算平均耗费的时间等于锁存时钟的周期。  二、减法器 减法运算实际上也是借助加法器来完成的。要完成减法运算a-b，实际上是将减法运算转换补码的加法运算来做的，即： a-b=a+(-b)补。 三、乘法器 硬件乘法器也有许多设计方法，常用的有： 移