cpld流水灯得设计.docVIP

系 别： 电子信息系 专 业： 通信工程 班 级： B080307 学 号： B080307 姓 名： 张 指导教师： 郭芳华 实验课程： CPLD技术及其应用 　　　　　　　　　　　　　　２０１１年 ５ 月 １5 日 实时钟及流水灯的设计 一、实验目的： 1．学习MAX+PLUSII 软件的基本操作； 2．学习使用原理图方法进行逻辑设计输入； 3．学习使用AHDL语言进行逻辑设计输入； 3．初步掌握器件设计、编译、仿真和编程的过程； 4．学习设计仿真工具的使用方法。 二、实验要求： 1．设计并介绍你的框图。 2．引脚的信号说明,引脚必需以英文字母开头。 3．按照模块写,每个模块的功能叙述,软件仿真,以及进行波形分析。 4． 整个设计过程都要通过maxplus2平台来完成。 三、实验原理框图： 将秒针的进位输出连CO连接在分针的控制端PE上，再将分针的进位输出端CO连接在时针的控制端PE上，则在脉冲信号的作用下，秒针每循环一次，分针变化一次，分针每循环一次，时针变化一次，时针每变化12次循环一次。 将各模块的CLK端连接在一起，再连接再CLK脉冲信号，在脉冲信号的驱动下系统就可以开始工作。将秒针的控制端PE和流水灯的使能端连接在一起，在连接在拨码开关上，就可以通过一个拨码开关控阵实时钟及流水灯是否工作。将个子模块的CLR端连接在一起，再连接在高低电平按键上，则通过控制按键就可使整个系统归零 四、单元模块设计： 1．con4m模块： 功能：为模4M计数器/分频器。 它有2个输入端口：CLR、CLK。2个输出端口：CSP、CSN。CSP为正极性输出，CSN为负极性输出，且CSP超前CSN一个时钟周期。 VHDL语言程序如下： SUBDESIGN Con4m ( CLR,CLK : INPUT ; CSP,CSN : OUTPUT; ) VARIABLE COUNT[21..0]: DFF; BEGIN count[].clk=CLK; COUNT[].CLRN=CLR; CSP=(count[]==0); CSN=!(count[]==1); IF count[]3999999 THEN count[]=count[]+1; ELSE count[]=0; END IF; END; 2．Led60模块： 功能：为模60LED显示计数器。 它有 1个con60、2个7seg模块构成。它有三个输入端口（PE、CLR、CLK），15个输出端口（LA…LG，HA…HG，CO）。输入信号： PE在100ns至200ns,500至600为低电平，其余时间为高电平。 CLR在100ns至300ns时为低电平，其余时间为高电平。CLK输入脉冲信号。 Led60模块软件仿真结果如下图所示： 波形分析： 低位显示器每变化10次，高位显示器变化１次。 低位显示器从０至９变化，高位显示器从０至５变化。 ＰＥ为低电平时，显示器归零；ＣＬＲ为低电平时，显示器停止变化。 Con60模块： 功能：六进制计数器 60进制计数器 用两片十进制计数器如图连接成六十进制计数器，把低位74160的控制端连接在输入PE上，两片74160的归零端连接在CLR上，CLK接脉冲信号输入端。 则电路可进行模60进制计数，当CLR为低电平时计数器归零，使能端PE为低电平时电路停止计数。 60进制计数器的电路图如下图所示： 软件仿真结果如下所示 波形分析： 在脉冲信号驱动下，电路从零开始计数，每计数60次循环一次。 在200ns至400ns时CLR为低电平，则在时间段内计数器归零，输出跳变为零。 在100ns至300ns时，PE为低电平，则电路停止工作，系统停止计数。 7seg模块： VHDL语言程序如下： SUBDESIGN 7seg ( dat[3..0] : INPUT ; a,b,c,d,e,f,g : OUTPUT; ) BEGIN TABLE dat[3..0] = a,b,c,d,e,f,g; 0 = 0,0,0,0,0,0,1; 1 = 1,0,0,1,1,1,1; 2 = 0,0,1,0,0,1,0; 3 = 0,0,0,0,1,1,0; 4 = 1,0,0,1,1,0,0; 5 = 0,1,0,0,1,0,0; 6 = 0,1,0,0,0,0,0; 7 = 0,0,0,1,1,1,1; 8 =