Verilog Testbench设计技巧和策略.pdfVIP

Verilog Testbench 设计技巧和策略 李 瑛 张盛兵 高德远 （西北工业大学航空微电子中心，西安 7 10072 ） 摘 要 仿真Testbench 的设计是Top-Down 流程中非常关键的一个环节，但是很多设计者却感到困难较大。实际上， verilog HDL 有着较强的行为建模能力，可以方便地写出更加高效、简洁的行为模型。论文结合一个ATM 测试平台的 设计，讨论了 的结构和总线功能模型（ ），并对使用 模型进行 设计的策略和方法 Testbench Testbench BFM BFM Testbench 进行了探讨，希望能对广大设计者有所帮助。 关键词 Verilog Testbench BFM 模型 功能仿真 验证 文章编号 （ ） 文献标识码 中图分类号 1002-8331- 2003 10-0 128-03 A TP311 Strategy and Technique of Testbench Design in Verilog Li Ying Zhang Shengbing Gao Deyuan （ ， ， ） Aviation Microelectronic Center Northwestern Polytechnical University Xiˊan 7 10072 ： ， ， Abstract Writing testbench is a very critical step in the Top-Down design flow however many designers feel difficult ， to do it well.In fact designers can write more efficient and concise behavioral modeling testbench using verilog HDL.In ， ， this paper through a testbench design of ATM testing platform the authors discuss the structure of testbench and the （ ） bus function model BFM .They also discuss the strategy and method of designing testbench with BFM.The authors hope more readers and designers can benefit from it. ： ， ， ， ， Keywords Verilog Testbench BFM function simulation verification （）将产生的激励加入到被测试模块并观察其输出响应。 1 概述 2 （）将输出响应