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5.1.1 分析图题5.1.1所示电路的功能，列出真值表。 SRQ0 0 1 10 1 0 1保持 0 1 不定 5.1.3 如图5.1.6所示的触发器的CP、R、S信号波形如图题5.1.3所示，画出Q和的波形，设初态Q=0。 5.1.6 由与或非门组成的同步RS触发器如图题5.1.6所示，试分析其工作原理并列出功能表。 5.2.2 设主从JK触发器的初始状态为0，CP、J、K信号如图题5.2.2所示，试画出触发器Q端的波形。 5.2.6 逻辑电路如图题5.2.6所示，已知CP和A的波形，画出触发器Q端的波形，设触发器的初始状态为0。 解： 5.2.11 D触发器逻辑符号如图题5.2.11所示，用适当的逻辑门，将D触发器转换成T触发器、RS触发器和JK触发器。 解： 6.1.1 已知一时序电路的状态表如表题6.1.1所示，试作出相应的状态图。 6.1.2 已知状态表如表题6.1.2所示，试作出相应的状态图。 6.1.3 已知状态图如图题6.1.3所示，试作出它的状态表。 6.1.5 图题6.1.5是某时序电路的状态转换图，设电路的初始状态为01，当序列X=100110时，求该电路输出Z的序列。 解：011010 6.1.6 已知某时序电路的状态表如表题6.1.6所示，试画出它的状态图。如果电路的初始状态在S2，输入信号依次是0101111，试求出其相应的输出。 1010101 6.2.3 试分析图题6.2.3所示时序电路，画出状态图。 解：(1) 写出各逻辑方程 输出方程 驱动方程 (2) 将驱动方程代入相应特性方程，求得各触发器的次态方程，也即时序电路的状态方程 (3) 画出状态表、状态图 6.2.4 分析图题6.2.4所示电路，写出它的驱动方程、状态方程，画出状态表和状态图。 解：(1) 写出各逻辑方程 输出方程 驱动方程 (2) 将驱动方程代入相应特性方程，求得各触发器的次态方程，也即时序电路的状态方程 (3) 画出状态表、状态图 6.3.3 试用正边沿JK触发器设计一同步时序电路，其状态转换图如图题6.3.3所示，要求电路最简。 解：(1) 画出状态表 (2) 列出真值表 (3) 写出逻辑表达式 7.1.1 在某计数器的输出端观察到如图7.1.1所示的波形，试确定该计数器的模。 解：模为6 7.1.3 试用负边沿D触发器组成4位二进制异步加计数器，画出逻辑图。 7.1.5 试分析图题7.1.5电路是几进制计数器，画出各触发器输出端的波形图。 解：五进制计数器 7.1.9 试分析图题7.1.9所示电路，画出它的状态图，说明它是几进制计数器。 解：十进制计数器。 7.1.11 试分析图题7.1.11所示电路，画出它的状态图，并说明它是几进制计数器。 解：11进制计数器。 7.1.15 试分析图题7.1.15所示电路，说明它是多少进制计数器，采用了何种进位方式。 解：4096。采用并行进位方式。 7.2.1 试画出图题7.2.1所示逻辑电路的输出(QA~QD)的波形，并分析该电路的逻辑功能。 解：S0=1表示右移操作，在这里是DSR→QA→QB→QC→QD。启动后，S1S0=11，处于置数状态，1110被置入寄存器中，然后每来一个脉冲，寄存器循环右移，寄存器中的序列依次是1110→1101→1011→0111。此时再来一个脉冲(即第四个脉冲)时，当QDQCQBQA瞬间变成1111，1110又被置入寄存器，回到起始状态，重又开始记数循环过程。所以它相当于一个四进制计数器的作用，也可以看作四分频电路。 7.2.2 试用两片74194构成8位双向移位寄存器。 8.1.2 一个有4096位的DRAM，如果存储矩阵为64×64结构形式，且每个存储单元刷新时间为400ns，则存储单元全部刷新一遍需要多长时间？ 解：由于采用按行刷新形式，所以刷新时间为 400ns×64=25600ns=25.6ms 8.1.3 指出下列存储系统各具有多少个存储单元，至少需要几根地址线和数据线？ (1)64K×1 (2)256K×4 (3)1M×1 (4)128K×8 解： (1) 16, 1 (2) 18, 4 (3) 20, 1 (4) 17, 8 8.1.4 设存储器的起始地址为全0，试指出下列存储系统的最高地址为多少？ (1) 2K×1 (2) 16K×4 (3) 256K×32 解：(1) 7FF (2) 3FFF (3) 3FFFF 8.1.6 一个有1M×1位的DRAM，采用地址分时送入的方法，芯片应具有几根地址线？ 解：10根 8.2.1 用一片128×8位的ROM实现各种码制之间的转换。要求用从全0