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第二章 电路生成与下载步骤 作 业 利用电路生成和下载软件实现第一章中讲解的基本逻辑运算，并在实验仪器上观察结果。参考文件如下： 电路文件：CCC.Vhd (可在硬盘上找) 引脚配置文件：CCC.ucf (可在硬盘上找) 经过编译后生成下载文件DEC.BIT（要自己生成） * * 本章以CPU8B.VHD和CPU8B.UCF为例,演示了电路生成与下载步骤 找到桌面上的图标,启动.建立一个新工程D:\ks\hardware\computer 选择“下一步”，设置下载芯片参数。 选择“下一步”，如果要建立新的VHDL文件，则选择“New Source…”。 如果要加载已经存在的文件，继续选择“下一步”。 选择“Add Source…”，加载已经存在的文件。 找到要加载的CPU8B.VHD文件，“打开”，出现下面的窗口后，选择VHDL Design File, OK 选择“Add Source…”，加载UCF文件。 两个文件全部加载成功后，选择“下一步”。 下图列出了当前工程的信息，点击“完成”。 GCLK处理方法 XC2S150有4个全局CLK（GCLK），在综合时，如使用某些port线作时钟信号， 它会把这些线用GCLK来实现，以后在实现布线时这与引脚冲突，引起错误。 故必须对GCLK进行限定。本实验仪中，使用一个GCLK，它的名字为CLKG。 如不使用它时，可在引脚锁定文件（*.UCF）中注释掉CLKG（在该行前加＃）。 这时，可定义为0个GCLK。如果使用CLKG，则定义一个GCLK。 定义GCLK的方法如下： 1）在Edit中，点击Preferences，选中Process选项卡，把Property Display设为Advanced。 2）在Process for Source窗口中，右键点击Synthesize－XST， 在Process Properties对话框内选中Xilinx Specific Options， 把Number of Clock Buffers置为1。 下载方式选择 接着是下载方式的选择，本实验仪提供2种下载方式的选择，JTAG与Slave Serial方式。 它与硬件下载线有关，如配的为Slave Serial下载线，则必须选择Slave Serial方式。 在Process for Source窗口中，右键点击Generate Programming File， 在Process Properties对话框中选择Startup Options选项卡， 有FPGA Start－Up Clock选项，选择CCLK则下载方式为Slave Serial方式， 选择JTAG Clock即为JTAG下载方式，也就是Boundary Scan。 在设定好下载方式以后，可以生成下载目标文件（*.bit）， 双击Generate Programming File，依次进行Synthesize、 Implement Design和Generate Programming File等操作。 若在这几行前出现绿色的勾，表明没有错误，正常生成了 bit文件，若出现红色的叉，则说明出现严重错误，要根据 错误提示修改程序及设置。 电路生成结束，CPU8B.VHD+CPU8B.UCF→实体名.bit。下面的软件实现电路的下载 找到桌面上的图标,启动. 选择下载配置 加载下载文件 鼠标选中图中的芯片,选择Program下载电路. 或鼠标右键点击图中的芯片,选择Program下载电路. *