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2018-04-18 发布于湖北
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* ESD Layer --- Optional ?何谓ESD 损伤机理与部位，防护措施？当ｗafer与静电携带体相接触，所带静电经过器件引线放电到地，使器件受到损伤或失效，这就叫静电释放损伤。MOS device is sensitive to ESD. The charater of ESD is high voltage and small Q. ESD Purpose and method: Use I/O (3.3V) non-salicide device for ESD protection, ESD impl (Boron) to have a path efficiently offer direct discharging paths to bypass the four different (+-Vdd, +-Vss) ESD Stress.(ESD failure usually due to inherent process weakness or Si, Gox point defect and testing, manually issue) MOS电路最易引起ESD的是输入端，一般输入端都接有电阻—钳位器件保护网络。限流电阻多位扩散电阻或多晶硅电阻，钳位管可为一般二极管，栅控二极管，MOS管等几种常用结构 Diagram for ESD * P-sub (Silicon wafer) N-WELL PWELL 未掺杂的硅玻璃 (Undoped Silicate Glass) ,USG 可以盖住FSGlayer，防止F-diffusive.避免金属空洞。 P.R. Coating Via 1 In-situ PE-N2 treatment USG Cap 2 K Ox CMP for IMD IMD1 ( SiON/OX- 600A + 200A ) Via1 Photo ADI CD 0.285+/-0.02um Via 1 etch AEI CD 0.275+/-0.025um Via 1 Asher Wet strip (41 + NEKC30) * P-sub (Silicon wafer) N-WELL PWELL Vacuum Bake (300C) VIA GLUE LAYER ETCH 130 /160Ti/70TiN (IMP/CVD) 3.3k? W W CMP W-Plug * P-sub (Silicon wafer) N-WELL PWELL Inter-metal Inter-metal Dep. ( M2~M5 ) SION 320 Dep. Inter-metal Pho (M2~M5) ADI CD 0.26+/-0.02um Inter-metal Etch (M2~M5) AEI CD 0.28+/-0.025um Wet strip * IMD2~IMD5 SRO Liner Dep. HDP 6K ? CVD (HDP 填充能力好，生长速度慢。价钱贵） PE-FSG Dep. 11.5 K ? CVD (FSG 速度快，便宜。） IMD x(x=2~5) CMP In-situ PE-N2 treatment USG Cap 2 K (IMD5 Cap 3.5 K ) Ox CMP for IM