北大数字集成电路教程9verilog的编译控制课件.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第九章 编译控制的使用 学习目标： 开发商提供的Verilog库 用Verilog库仿真 Verilog源代码加密 其它仿真器相关的问题 术语及定义 PLI：编程语言接口，基于C的过程访问Verilog数据结构 UDP：用户定义的基本单元，用户定义的门级组合的及时序 的Verilog基本单元。 VHDL：VHSIC HDL，类似Ada的高级VLSI设计语言 Verilog模型库 ASIC和FPGA开发商开发并提供工艺专用库 设计人员以库中的元件建立网表 仿真器在编译时扫描模型库寻找实例化模块 合成库可以支持多种工具，例如它可以包含下列工具所需要的信息 仿真器（如Verilog-XL和NC Verilog） 综合器（如Ambit） 时序分析器（如Pearl） 故障仿真（Verifault-XL) 开发商提供了大量的Verilog库。这些库并不是Verilog仿真器专用的，但其库管理格式都基于Verilog-XL风格。 库中每个元件都包括功能及工具专用的时序及工艺信息。 元件库建模 建立Verilog模型库，需要： 每个元件（或单元）用一个module描述 将相关的module放在同一个文件或同一个目录中 当把module放到同一个目录时，文件名应与module名相同。文件名的扩展名是可选的 可以用两种抽象级描述库单元 结构级 用 Verilog基本单元或UDP 用于描述组合逻辑或简单的时序逻辑 行为级 用过程块或赋值语句 用于描述大的或复杂的元件，如RAM或ROM 元件库建模（续） 库单元的特点： 每个库单元的描述在编译指导`celldefine和`endcelldefine之间 每个库单元的描述有两部分： 功能描述 时序描述 `celldefine `timescale 1ns / 100ps module full_adder( cout, sum, a_in, b_in, c_in); input a_in, b_in, c_in; output cout, sum; // 功能描述 . . . // 时序描述 ... endmodule `endcelldefine 在模块定义之前插入`timescale定义单元所使用的时间单位和精度 Verilog库的使用 在Cadence Verilog仿真器中使用Verilog库： 使用库文件 在命令行中使用选项：-v file_name 使用库目录 在命令行中使用选项 –y directory_name 在命令行中使用选项 +libext+file_extension 在使用库目录时，如果每个文件都有一个扩展名，则在Cadence Verilog仿真器必须用+libext选项指定其扩展名。仿真器中没有缺省地使用.v作扩展名 使用-v或-y选项指定库时，只编译那些设计中用到的模块。如果在命令行中直接输入库文件名而没有使用-v选项 （或在文件中使用编译指导`include），则库中所有模块都被编译。使用选项大大压缩编译时间及内存空间。在NC Verilog中也压缩了使用的磁盘空间。 库文件扫描 每一个-v选项指定一个库文件 verilog test. v design. v -v library_file. v module and2(...); . . . endmodule module mux(...); . . . endmodule module dff(...); . . . endmodule library_file.v 库目录扫描 每一个-y选项指定一个库目录。 +libext+选项指定有效的文件扩展名。 verilog test. v design. v -y library_ directory +libext+. v Verilog模型库目录 编译指导`uselib 定义设计中使用的库元件（包括UDP）的位置 一直有效，直到遇到另一个`uselib或`resetall 覆盖任何命令行选项中库的设置。也就是说如果不能在`uselib指定的位置找到元件，仿真器不会再按命令行中-v或-y选项去寻找。 `uselib语法 `uselib library_reference library_reference 其中，library_reference可以是： file = file_name_path dir = directory_name_path libext = .file