D2-2数字逻辑与数字系统课件.ppt

2013级《数字逻辑与数字系统》课程实验， 于第8周(10月20日-10月26日）或第9周（10月27日-11月2日）开始， 请各小班班长提前一周到主楼723室联系实验安排，电话 ? 实验内容大致如下： 1。实验设备介绍，基本逻辑门、三态门电路； 2。数据选择器、译码器； 3。触发器，移位寄存器； 4。简单时序电路（同步、异步计数器）； 5。计数器（中规模计数器芯片构建任意进制计数器）； 6。可编程器件的VHDL设计实验（十进制计数器七段数码显示系统）； 分析： 小规模（SSI)－－函数表达式； 中规模（MSI） －－掌握整个芯片的逻辑功能（外部特性）。 设计： 小规模－－通过函数化简，使电路使用的门最少； 中规模－－正确使用芯片，充分发挥其逻辑功能。 §2.4 数据选择器与分配器 2) 输入端：A为地址控制端、D为数据输入端， 输出端：F 1. 结构和功能 使能端：（片选） E：用于扩展芯片容量 A1 A0 A1 A0 一、 数据选择器（MUX－－Multiplexer）（多路开关） 1） 74LS153 （双四选一） 3B 2. 芯片介绍 2）74LS151 （八选一） A2A1A0 A2 A1 A0 A2 A1 A0 用8选1（74LS151）的数据选择器构成16选1的数据选择器 A3=0时： 第1片工作，第2片禁止 A3=1时： 第1片禁止，第2片工作 解：真值表 输出： 或门 3) 容量扩展： (1) (2) （1) 分析组合逻辑：(代数法） 3. 数据选择器的应用 将图中信号代入选择器输出方程 写真值表 步骤： 1) 实现组合逻辑： F A B D0 D1 D2 D3 E C 1 A1 A0 三变量多数表决器 地址 高低位 对应 输入 输出 A B C Ci Si 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 结论：本电路为一位全加器 　　　　Y1　　　　　 　Y2 A0 74LS153 A1 D10 D11 D12 D13 D20 D21 D22 D23 “1” C B A Si Ci 地址 高低位 对应 输入 输出 A B C Ci Si 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 （2) 实现组合逻辑：（卡诺图法） 步骤： （iii) 在数据区确定每一个数据输入的连接。 （i) 画卡诺图，选定地址变量； （ii) 在卡诺图上确定地址变量的控制范围（输入数据区）； 实现多输入，单输出的组合逻辑。 例：用74LS153(双四选一）的数据选择器实现逻辑函数： F（A,B,C,D)＝?m（0, 1, 5, 6, 7, 9, 10, 14, 15) 解：地址为AB，CD在数据输入端。 AB CD 00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 1 1 D0 D1 D2 D3 只能在地址控制区内化简 地址 高低位 对应 使能端有效 C D D1 D3 D7 D5 D0 D2 D6 D4 用74LS151（八选一）的数据选择器实现逻辑函数 AB CD 00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 1 1 D0=1, D1=0, D2=D, D3=1, D4=D, D5=D, D6=0, D7=1 A2 A1 A0 用2片74153双4路选择器实现4变量多输出函数。 F1(A,B,C,D)=∑m(0,1,5,7,10,13,15) F2(A,B,C,D)=∑m(8,10,12,13,15) F3(A,B,C,D)=∑m(1,3,6) F4(A,B,C,D)=∑m(4，6,8,9，10,11) 解：选AB作为地址输入 AB CD 00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 AB CD 00 01 11 10 00 01 11 10 1 1 1 1 1 AB CD 00 01 11 10 00 01 11 10 1 1 1 AB CD 00 01