EDA VHDL第三章顺序语句.ppt

主讲人 董艳燕 中国计量学院 VHDL程序设计教程 主讲人 董艳燕 §3.4 VHDL的描述语句 VHDL有两种类型的语句: 1.顺序语句(Sequential) 2.并发语句(Concurrent ) 执行顺序与书写顺序一致,与传统软件设计语言的特点相似.顺序语句只能用在进程与子程序中. 可用来描述组合逻辑电路 时序逻辑电路 1. 赋值语句 2. WAIT语句 3. IF 语句 4. CASE 语句 5. L00P 语句 6. NEXT语句 一、对象与赋值语句 2. 变量赋值与信号赋值 变量赋值与信号赋值的差异 3）有效范围的不同 信号：程序包、实体、结构体：全局量 变量：进程、子程序：局部量 ARCHITECTURE {SIGNAL Declarations} label1:PROCESS {VARIABLE Declarations} .................. label2:PROCESS {VARIABLE Declarations} 4) 赋值行为的不同 信号赋值延迟更新数值、时序电路； 变量赋值立即更新数值、组合电路； 例：信号的多次赋值 信号赋值与变量赋值的比较 信号赋值 ARCHITECTURE rt1 of sig is signal a,b : std_logic; --定义了a和b两个信号 begin process(a,b) begin a=b; b=a; end process; end rt1; --结果是a和b的值交换 信号赋值与变量赋值的比较 ARCHITECTURE rt1 of sig is variable a,b : std_logic; begin process(a,b) begin a:=b; b:=a; end process; end rt1; 例:变量赋值实现循环语句功能 process(indicator, sig) variable temp: std_logic; begin temp:=0; for i in 0 to 3 loop temp:=temp xor (sig(i) and indicator(i)); end loop; output=temp; end process; process(indicator, sig) ........ variable temp : std_logic; ......... process(indicator, sig,temp) begin temp:=0; temp:=temp xor (sig(0) and indicator(0)); temp:=temp xor (sig(1) and indicator(1)); temp:=temp xor (sig(2) and indicator(2)); temp:=temp xor (sig(3) and indicator(3)); output=temp; end process; 如改成信号,则无法实现原功能; ........ signal temp : std_logic; ......... process(indicator, sig,temp) begin temp=0; temp=temp xor (sig(0) and indicator(0)); temp=temp xor (sig(1) and indicator(1)); temp=temp xor (sig(2) and indicator(2)); temp=temp xor (sig(3) and indicator(3)); output=temp; end process; 进程在仿真时两个状态： 执行和挂起 进程状态的变化受WAIT语句或敏感信号变化量 的控制 可设置4种不同的条件： WAIT ON 信号[，信号] 以下两种描述是完全等价的 process(a,b) begin y=a and b; end process; 2、wait until 语句（可综合） wait until 表达式； 表示式的值为“真”时，进程被启动，否则被挂起 时钟信号CLK的上升沿的描述： wait until cl