工学第讲 SOC的设计-基本工具和方法.pptVIP

LogicLock LogicLock区域配置 有多种方法为节点和实体配置LogicLock区域 从层次结构图中直接拖放到Floorplan 从层次结构图直接拖放到LogicLock区域窗口 使用 Assignment 菜单 LogicLock 父区域和子区域 控制区域的层次结构 子区域在父区域中必须是完整的 可以有多层父子关系 父区域 子区域 父区域 子区域 LogicLock 增量方式编译 对于重复的子模块，只对最先出现的子模块进行优化 新的设计可以共享先前编译的设计模块 针对各个单一的性能目标，一个模块一个模块地构造大工程 增强团队设计 在保证性能的前提下，工程师各自完成部分设计 LogicLock 层次化设计 创建一个工程，如：filtref 采用LogicLock区域编译设计 Back-Annotate 输出.esf和Quartus II .vqm 如果使用第三方工具的.edf或.vqm，就不需要Quartus II的.vqm 创建工程statem，并按上述步骤操作 建立一个名为top的新工程 将所有的文件都复制到top工程目录中 将filtref和statem输入top工程 重新编译 LogicLock 层次化设计 将LogicLock信息通过.esf文件传送给另一个工程 将LogicLock信息通过.esf文件读入当前的工程 所有输入的LogicLock区域是浮动区域，可以在输入后进行锁定；但是相对的区域仍然锁定，这样可以保持各个子模块的性能。 LogicLock－小结 LogicLock能够增加性能和保持性能 使逻辑单元尽可能靠近 允许执行增量编译 LogicLock－练习五 在采用增量编译方法进行设计时，应用LogicLock提高性能。 仿真（Simulation） 波形图 .vwf (波形图文件)－Quartus II 最基本的仿真文件 .vec (向量文件)－向下兼容MAX+PLUS II的.vec文件 .tbl (数据表文件)－将现有的MAX+PLUS II的.scf文件输入Quartus II Testbench Tcl/TK脚本 第三方仿真器 Verilog/VHDL Testbench 仿真（Simulation） 仿真器设置 仿真模式 仿真输入文件 仿真一直执行 到文件结束 输入仿真 结束时间 对比显示 仿真结果 仿真（Simulation） 功能仿真 预综合 时序仿真 完全编译后的网格表 布置布局后 在信息窗口 显示毛刺信息 定义毛刺的宽度 仿真（Simulation） 创建波形文件（.VWF） 仿真（Simulation） 创建波形文件（.VWF） Click on Node Finder to select nodes 仿真（Simulation） 创建波形文件（.VWF） 仿真（Simulation） 创建波形文件（.VWF） 仿真（Simulation） 创建波形文件（.VWF） 用工具条编辑波形 仿真（Simulation） 将波形转换为Testbench 用户可以将VWF文件转换为HDL的test-bench 仿真（Simulation） 显示仿真波形（仿真后的波形） 当仿真波形文件打开时，可通过View菜单选择波形比较 启动仿真 观看仿真结果 仿真结果波形 仿真（Simulation） 波形比较 原始波形（CTRL+1） 实际波形（CTRL+2） 比较波形（CTRL+3） 仿真（Simulation） 采用第三方工具仿真 Model Technology（ModelSim） Cadence（VERILOG-XL，NCVerilog） Synopsys（VCS） Synopsys（VSS） 仿真－练习六 建立向量波形图(.vwf)文件 生成输入激励文件 功能仿真 通过.vwf文件验证设计 编程（Programer） 用Quartus II Programmer可以通过ByteBlaster或MasterBlaster电缆对器件进行编程 SignalTap II 嵌入式逻辑分析仪 可对任何内部节点进行逻辑分析 实时捕捉功能 系统频率可达200MHz 是SOPC设计时有效的调试工具 例如：可以对Nios设计进行调试 提供三种配置 内部RAM ELA配置 调试端口ELA配置 混合配置 支持Stratix，APEX II，APEX 20K，APEX 20KE，APEX 20KC，Mercury和Excalibur SignalTap II SignalTap II 的原理 My Design SignalTap II Hub SignalTap II ELA JTAG SignalTap II ELA SignalTap II SignalTap II 的使用方法 Capture