第13讲 时序逻辑电路_3.ppt

时序逻辑电路 6.5.1 基于MSI的时序逻辑电路的设计 原理： N进制计数循环过程中设法跳过N－M个状态。 原理： N进制计数循环过程中设法跳过N－M个状态。 原理：计数循环过程中置入某数，使之跳过N－M个状态。 2. N M 例：用两片74160接成一百进制计数器 1. N M 方法：置零法, 置数法 (1) 置零法 适用于有异步置零输入端的IC。当计到SM时立即转换到S0 ， 用N进制芯片组成M进制计数器 SM状态仅存在极短。 SM不是有效状态 例：用74160构成六进制计数器 异步置零法 计数 1 1 1 1 保持（C=0） 0 × 1 1 × 保持(包括C) 1 0 1 1 × 预置数(同步) × × 0 1 置 0(异步) × × × 0 × 工作状态 0 0 1 1 进位输出 74160的功能表 同步十进制计数器74160 1. N M 方法：置零法, 置数法 (1) 置零法 适用于有同步置零输入端的IC。计到SM-1，下1个时钟后转换到S0 。 用N进制芯片组成M进制计数器 例：用74163构成十五进制计数器 计数 1 1 1 1 保持 0 × 1 1 × 保持 × 0 1 1 × × × 0 1 置 0(同步) × × × 0 工作状态 ET EP CP 预置数(同步) 1 同步置零法 0 1 1 1 进位输出 同步十六进制计数器74163 1. N M (2) 置数法 用N进制芯片组成M进制计数器 ① 置入某个非零的数k ② 如果所置的数是0000，置数法和置零法一样都是跳过计数循环的最后N－M个状态。 例：用同步十进制计数器74160构成七进制计数器 置数法 (a) 置入0000 1 0 1 2 Q Q Q 000 001 010 /0 /0 /0 011 /0 100 101 110 /0 /0 /1 0 0 1 1 进位输出 置数法 (b) 置入非零的数 例：用74163构成十五进制计数器 0 1 0 0 1010 同步十六进制计数器 进位输出 0000 0001 0010 0011 0100 0101 0110 0111 1000 1100 1101 1110 1111 1010 1011 (1) 级连法 先用前面的方法分别接成N1和N2两个计数器。然后把它们级连成M进制计数器。 N1和N2间的连接方式： 用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）。 用N进制芯片组成M进制计数器 M=N1×N2 * * 数 字 逻 辑 Digital Logic 青岛理工大学 广义双语教学课程 课程网站 211.64.192.58 第6章 Sequential logic Circuits An n-bit register has a group of n flip-flops and is capable of storing any a binary information of n bits. A register that goes through a predetermined sequence of states upon the application of input pulses is called a counter. (3) 6.6 用VHDL设计时序逻辑电路 第一步 逻辑抽象 分析给定的问题的因果关系，确定输入、输出信号，得到一个系统框图。 这个框图就是后面设计VHDL程序的Entity的依据。 用VHDL设计时序逻辑电路（状态机）的方法大致为以下5步： 需要注意的是，时序逻辑电路一定有一个时钟输入。有时候还可能需要复位（清零）信号等。 复位（清零）信号可能是同步的，也可以是异步的。 I0 Y0 … System Name … In CLK Yn … … 输入 输出 用VHDL语言设计时序逻辑电路 然后决定状态编码，做出状态转换表。 第二步 状态分析 根据给定的问题分析其有哪些状态、每个状态下的输出以及状态转换的条件。做出状态转换图。 分析是否存在等价状态，如果存在等价状态就需要进行状态化简。 如果设计的是计数器，不一定需要状态转换图和状态转换表。 用VHDL语言设计时序逻辑电路 第四步 编译 第五步 仿真 设计仿真的输入波形文件必须考虑到所有可能的输入和状态组合，包括有约束的输入组合。 第三步 程序设