可编程阵列逻辑(PAL)器件.pptVIP

* * 8.1　可编程阵列逻辑（PAL）器件 8.1.1　现场可编程逻辑阵列（FPLA）器件 8.1.2　PAL器件的基本结构 8.1.3　PAL器件的输出和反馈结构 8.1.4　PAL器件编号与典型PAL器件介绍 8.1.5　PAL器件的应用 Programmable Array Logic 　　可编程阵列逻辑（PAL－－Programmable Array Logic）器件是20世纪70年代末期出现的一种低密度、一次性可编程逻辑器件。它是在现场可编程逻辑阵列（FPLA－－Field Programmable Logic Array）器件之后，第一个具有典型实际意义的可编程逻辑器件（PLD－Programmable Logic Device）。 演 示 8.1.1 现场可编程逻辑阵列（FPLA）器件 可编程与阵列 n 输入 k2n 可编程或阵列 mk 输出 图8-1-1 FPLA器件的基本结构框图 　　FPLA器件是在PROM的基础上发展而来的，由与、或两级可编程逻辑阵列构成。 不需要包含输入信号所有可能的组合。 1 1 1 ≥1 ≥1 A B C A B C (a) 图8-1-2 FPLA基本结构示例 　　由一般标准门电路构成的FPLA基本结构示例。 　　通过对与阵列编程，产生四个与项；对或阵列编程，产生两个与－或表达式形式的逻辑函数，其中的与项由与阵列编程产生。 1 (b) 图8-1-2 FPLA基本结构示例 1 1 A B C A B C VCC 可编程与阵列 可编程或阵列 基本熔丝结构示例。 A B C × × × × × × × × × × × × 可编程与阵列 可编程或阵列 × 被编程连接 被编程不连接 (c) 图8-1-2 FPLA基本结构示例 　　FPLA器件的映像逻辑图。 × 相与 相或 　　这种类型FPLA器件的电路中不包含触发器，因此只能用来设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增加含有触发器的芯片。 I2 可编程与阵列 固定或阵列 · 固定连接 可编程连接 图8-1-3 PAL器件的基本结构 I1 I0 ≥1 ≥1 ≥1 输出 反馈 输出反馈单元 反馈输入 · · · · · · O2 O1 O0 8.1.2 PAL器件的基本结构 　　PAL器件由可编程的与阵列、固定的或阵列和输出反馈单元组成。 　　不同型号PAL器件有不同的输出和反馈结构，适用于各种组合逻辑电路和时序逻辑电路的设计。 Ii ≥1 Oi ··· · · 从其他输入端来 (a) 输出低电平有效 Ii ≥1 Oi ··· · · 从其他输入端来 (b) 输出高电平有效 图8-1-4 基本与－或阵列型结构 8.1.3 PAL器件的输出和反馈结构 　　由可编程的与阵列和固定的或阵列组成，没有输出反馈信号，输入和输出引出端是固定的，不能由用户自行定义。只适用于简单的组合逻辑电路设计。 　　１．基本与－或阵列型结构 Ii ≥1 三态输出缓冲器 ··· 从其他输入及反馈端来 图8-1-5 可编程输入/输出型结构 · · · · Ii/Oi 第一乘积项 反馈缓冲器 　　２．可编程输入/输出型结构 　　具有三态输出缓冲器和反馈缓冲器。反馈缓冲器可使三态输出反馈到与阵列输入端，构成简单的触发器，使输出具有记忆功能。 ≥1 Oi ··· 输出选通 输出反馈 ≥1 Ii ··· 输出禁止 输入反馈 (a) 输出选通 (b) 输出禁止 图8-1-6 三态输出缓冲器结构 　　用户通过编程可以控制三态输出缓冲器的状态，从而实现对输入/输出引出端数目的任意配置。 　　利用可编程输入/输型PAL器件，可设计编码器、译码器、数据选择器等组合逻辑电路，也可完成串行数据移位和循环等操作。 Ii ≥1 ··· 从其他输入及反馈端来 图8-1-7 带反馈的寄存器型结构 · · · · Oi 1D Q Q C1 CP OE 时钟(共用) 输出使能(共用) 　　３．带反馈的寄存器型结构 　　具有记忆功能，由于整个器件只有一个共用时钟和一个输出使能输入端，因此可以构成计数器等同步时序逻辑电路。 Ii ≥1 ··· 从其他输入及反馈端来 图8-1-8 带异或的寄存器型结构 · · · · Oi 1D Q Q C1 CP OE 时钟(共用) 输出使能(共用) ≥1 =1 　　４．带异或的寄存器型结构 　　与阵列的输出分成两组相或，经异或运算后加到D触发器的输入端，使得逻辑电路的设计更加灵活、方便。 A ≥1 ··· 从其他输入及反馈端来 图8-1-9 算术选通反馈型结构 Oi 1D Q Q C1 CP OE 时钟(共用) 输出使能(共用) ≥1 =1 算