第5章N同步时序电路和数字系统设计.pptVIP

第5章:同步时序电路和数字系统设计 §5-1 状态表与同步时序电 路的基本设计方法 数字系统的基本结构 控制单元（同步时序电路） 数据处理单元：主要完成数据的采集、存储、运算和传输，与外界 进行数据交换。主要由存储器、运算器、数据选择 其等功能电路组成。 §5-1 同步时序电路的基本设计方法 §5-1-1 原始状态表的建立 §5-1-2 用触发器实现同步时序电路 §5-1-3 用MSI时序模块同步时序电路 原始状态图（状态表） 原始状态图（状态表）：根据设计命题的 要求初步画出的状态图（状态表）可能包 含多余状态，其建立无明显规律可循，是 时序电路设计中重要的一步。 §5-1-1 原始状态表的建立 例1：111序列检测器 例2：010和1001序列检测器 例3：余三码误码检测器（1） 例3：余三码误码检测器（2） 例5：串行加法器 §4-2-3 莫尔型电路的分析 加1/加2计数器的状态图（表） §5-1-2 用触发器实现同步时序电路 一、状态化简 例1：状态表化简 状态对图结构 用状态对图化简状态表 二、状态分配 三、导出激励方程和输出方程 四、设计举例1 四、设计举例1 设计举例2（8421码加法计数器） 设计举例2（续） * 针对比较简单的同步电路，设计方法是：文字功能描述→状态表或状态图→逻辑方程→逻辑图 步骤： 1、分析题意，确定输入、输出变量。 1、选择状态，以记忆电路输入的历史过程。 2、对每一个状态，考察在每一种输入组合下应转入的下一个状态，从而导出状态图和状态表。 S1：收到0 S2：收到一个1 S3：收到两个1 当连续收到三个或三个以上1时输出1。 S0：0 S1：01 S2：010,10 S3：100 S4：1001 S5：011 余3码：0011-1100 S0：表示复位 S0：进位为0 S1：进位为1 串行加法器 和为0 、无进位：00/0 和为0 、有进位：01/0 和为1、 无进位：10/1 和为1、 有进位：11/1 例5.4 试设计一个加1/加2同步计数器。当控制信号x为0时， 计数器作十进制加1计数；当控制信号x为1时，做加2计数， 但x不会在计数器状态为奇数时由0变1。 指导思想：用尽可能少的触发器和门电路实现待设计电路。 步骤： 一、状态化简 二、状态分配 三、导出激励方程和输出方程 四、设计举例 五、时钟偏移 目的：用减少状态个数，达到简化电路的目的。 对于完全规定的状态表，状态化简建立在状态等价的基础上。 状态等价：以Si为起始状态，在任一可能的输入序列作用下的输 出序列均与以Sj为起始状态，在同一输入序列作用下 的输出序列相同，称Si与Sj等价（ Si≈Sj）等价的状态 用一个状态代替。 状态等价条件：在所有可能的输入下： 1、它们的输出相同； 2、它们的次态满足下列条件之一： ① 次态相同； ② 次态交错； ③ 次态互为隐含条件。 例1 试化简原始状态表 用观察法 ｛S1,S3,S4｝｛S2,S5｝｛S6,S7｝ 1.作状态对图； 2.状态一一比较，结果填入状态图； 3.检查隐含条件； 4.求出全部状态等价类，状态合并，画出简化状态表。 缺头 少尾 用状态对图化简状态表 例2 试化简原始状态表 S1=｛S1，S6｝ S2=｛S2，S3，S8｝ 可以对任意项赋予一个适当的值，以便进行状态合并。 状态表 例3 未完全规定状态表的化简 S2=｛S2，S3｝ S4=｛S4，S7｝ S5=｛S5，S6｝ 目的：状态用触发器状态表示，因此，要对状态分配二进制代码。 方法：状态分配影响电路的复杂程度，符合以下条件的状态，应尽可能分配相邻的代码。 1、在同一输入下，有相同次态的现态；(S1,S2、S2,S3) 2、同一现态在相邻输入下的次态； (S1,S3、S1,S4、 S2,S3) 3、在所有输入下，有相同输出的现态。(S2,S3) S1=00 S2=01 S3=11 S4=10 二、状态分配、状态编码