BlackBox封装.docVIP

（一）如何将自己写的verilog模块封装成IP核 将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1. 什么是BlackBox- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。- 通常付费IP都会以BlackBox的形式2. 如何使用BlackBox- BlackBox网表可以是EDIF或NGC文件。- 每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。这个HDL只说明BlackBox的端口信息，而不提供具体实现信息。这个只提供端口信息的HDL文件称为Wrapper。Wrapper的名字通常需要与BlackBox网表的名字相同。- 在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。然后像普通的模块一样在其上层声明和例化就可以使用。- BlackBox网表文件可以放在ISE工程目录中，也可以放在其他任意文件夹内。当不放在ISE工程目录时，需要在Translate属性中将Macro Search Path指向这个目录。多个目录使用|分割。3. 如何制作BlackBox- BlackBox只是普通网表而已。XST的综合结果就可以直接作为BlackBox使用。- 通常BlackBox外部还会连接其他逻辑，所以BlackBox中一般不插入IOBUF。在XST属性中去除Insert IO Buffer的选项。 在Sysgen中，3种将嵌入式处理器加入Simulink的方法 ???Black Box可以导入符合规范要求的任何HDL设计，其提供了最灵活的设计方式，但同时设计的复杂度也最高。所有的总线和接口可根据需要在System Generator模型设计中灵活连接，具备对处理器的完全控制能力。 ???（1）可综合的HDL代码要求 ????????实体名称不能与System Generator当前设计中其他模块冲突。 ????????可以使用双向端口，但在System Generator中不显示出来，体现在产生的网表文件的HDL代码中。 ????????对于Verilog类型的Black Box，模块和端口名称必须是小写字母表示，并且必须遵守HDL的编写标准。 ????????时钟（包括时钟和时钟使能）端口在VHDL下必须是std_logic类型，在Verilog下必须是单比特类型。 ????????HDL模块中，时钟和时钟使能（clk和ce）必须成对出现，如果存在多个时钟对，Black Box在硬件实现时只提供一个系统时钟（System_clk)，不同的时钟使能（ce1，ce2等）构成不同频率时钟。 ????????时钟名字必须含有字符串clk ????????时钟使能的命名规则跟时钟类同，将其对应时钟clk处换成ce即可，必须对应。 ????????不支持下降沿触发。 ????（2）Configuration Wizard的配置 ????????System Generator提供Black Box的可配置向导，用户很方便地将HDL代码导入System Generator设计，然后系统根据HDL自动生成对应的可配置M文件，该M文件导入Black Box即完成整个操作。 ????????当设计中添加一个Black Box模块时，可配置向导会自动启动。注：在添加Black Box之前，要将HDL文件放在当前设计工程的文件夹中。选中要导入的文件，点击Open按钮。 ????????注：可配置向导生成可配置M文件一般不需要手动修改即可使用，但少数情况下需要用户手动修改才能使用，具体体现如下： ????????如果HDL模型设计中存在组合逻辑路径，则必须调用SysgenBlockDescriptor对象的tagAsCombinational方法。 ????????可配置向导只能识别导入的顶层模块，添加与顶层模块相关的子模块必须通过调用addFile函数在配置M文件中修改。 ????????可配置向导生成的模块是单速率的，即所有端口的速率都是一样的，但实际中各个端口的速率往往是不一样的，需要手动修改。 ????（3）可配置M文件 ????????可配置M函数采用面向对象的接口：模块描述符对象SysgenBlockDescriptor和端口描述符对象SysgenPortDescriptor。 ????????I.设置顶层实体：setEntityName ????????语法： this_block.setEntityName(fo