微处理器第六章计算机接口技术编2单元.pptVIP

方式1： 带联络信号的并行单向I/O端口 A、B端口均可工作于方式1 C口线需要专门作为A/B的联络信号，其作用、功能和时序都与端口A或B相关联 * 方式2：带联络信号并行双向端口 只有A端口可工作于方式2，C口线需要作为其联络信号 * 6.5 串行接口 数据以bit为单位进行传输 实现数据的串/并、并/串转换 实现串行数据的格式化(如自动加入起始位、校验位或同步字符等） 实现差错控制（如异步通信中的帧格式错、奇偶校验错、溢出错等） 实现接口间联络信号的解释和控制 * 同步串行接口：I2C接口 I2C接口对外设的信号只有两个，一个是串行数据线SDA，另一个是串行时钟SCL 包括分频寄存器、地址寄存器、数据寄存器、控制寄存器和状态寄存器等多个可以编程的寄存器 内部总线 中断IRQ 地址线 数据线 数据复用器 地址译码器 起始、停止、仲裁控制 时钟控制 I2C状态寄存器 I2C数据寄存器 I2C控制寄存器 I2C地址寄存器 I2C分频寄存器 输入同步 输入/输出数据移位寄存器 地址比较器 SCL SDA * I2C总线时序及过程示意图 START起始状态、寻址、数据传送方向、从接口应答、数据传送、数据应答及STOP结束状态，如图中的A、B、C、D、E、F所标示? * 起始传输 寻址 数据传送方向 从接口应答 数据传输 数据应答及 传输结束 同步串行接口：SPI接口 同步全双工串行接口 接收缓存寄存器 接收移位寄存器 发送控制寄存器 接收时钟控制 发送缓存寄存器 发送移位寄存器 控制寄存器 时钟源 时钟源选择与分频器 接收控制寄存器 SOMI 时钟相位与极性控制 SCK 发送时钟控制 MOSI SS * 6.5.2 异步串行接口 收发无共同时钟源，也不通过锁相实现时钟同步 接收缓冲器 接收移位寄存器 波特率发生器 波特率寄存器 接收同步控制器 发送缓冲器 发送移位寄存器 发送同步控制器 状态寄存器 控制寄存器 中断识别寄存器 中断允许寄存器 差错控制寄存器 MODEM寄存器 MODEM接口信号 INT RXD TXD 时钟源 * 波特率发生器 通信的建立是通过设置波特率为一致而实现的 波特率与系统时钟频率有关，并通过设置分频器的分频值达到波特率一致的目的 式中SCLK为本地串口的时钟源频率，PD为预分频因子，通常取16、32或64等常数。BD为波特率因子 * 异步串行通信数据帧结构 通信协议是指通信双方共同遵守的约定，包括波特率、校 验方式和帧格式等 帧内同步，帧间异步 每帧的数据位数为5-8位，初始化时设置为定值，且收发双方一致。 * 第六章习题 作业：2、3、4、6、7、8 */100 * 中断嵌套必须具备的几个条件 正处于响应状态的中断服务程序中，应开放总中断（IF位置1） 新中断应具有比原中断有高的优先级；同级或低级均不能嵌套 为保护各级中断服务程序的数据不被破坏，所有服务程序中均应有保护现场、恢复现场的指令 每个中断服务程序末尾必须有IRET指令以示结束，从而返回被中断的程序地址处 * 中断系统相关概念 中断屏蔽：在某些情况下，CPU可能不对中断请求信号作出响应或处理，这就是中断屏蔽。 屏蔽情况 中断屏蔽标志IF 接口电路中的中断屏蔽寄存器 系统在处理优先级别较高的中断请求时，不会理睬后来的级别较低的中断请求 。 * 中断处理过程 中断检测 CPU内部硬件自动完成 中断判优 是否已有中断，哪个优先级更高 中断响应 CPU内部硬件自动完成 中断处理 执行中断服务子程序。中断服务是根据用户自行编制的指令顺序完成各项操作的。 中断返回 * 中断系统的功能 一、实现中断及返回 中断源发出中断请求，CPU决定是否响应，若响应，则保护断点和现场，转入相应中断服务程序，中断服务结束后，恢复现场和断点，继续执行原程序。 CPU执行流程 中断服务程序1 非预料事件1 * 中断系统的功能 二、能实现优先权排队 按各中断请求的重要程度排列CPU响应的次序称为中断优先级。 即同时有多个中断请求到来时，CPU会首先响应和处理优先级别最高的中断请求。 中断优先级的实现可以用软件或硬件设置 * 中断的软件判优法 … … … 至CPU的INTR引脚 + 由外设设置的 中断请求寄存器可由程序设置的中断允许寄存器 设备优先级由软件查询流程确定。 先查询的优先级别更高！ * 中断优先权编码电路 8-3编 码 器 A2 A1 A0 B2 B1 B0 比较器 AB … 1 2 中断请求信号 + 至CPU的INTR引脚 优先权失效信号 + 优先权寄存器 CPU 1 2 3 4 5 6 7 8 可由程序设置的 中断允许寄存器 由外设设置的 中断请求寄存器 … … 1 2