第26页1EDA工具设置.PPT

时序分析报告包括以下几部分：总结、时序要求的设置、时钟建立和保持的时序信息、tpd和tco、最小tpd和tco、最大时钟到达斜移、最大数据到达斜移、最小脉冲宽度要求、在时序分析期间忽略的时序约束以及生成的消息信息。 （5）重新全编译。在时序约束和引脚分配结束后，需要再次重新编译，将约束加入工程中。单击工具栏的 按钮，或者单击菜单【Processing】→【Start Compilation】命令，即可进行重新全编译。 图7-38 时序分析报告窗口 7.2.8 仿真 Quartus II允许用户使用EDA仿真工具或Quartus II Simulator对设计进行功能验证与时序仿真。其中，Quartus II Simulator可以对工程中的任何设计进行仿真。根据所需的信息类型，可以进行功能仿真以测试设计的逻辑功能，也可以进行时序仿真。Quartus II软件可以仿真整个设计，也可以仿真设计的任何部分。用户可以指定工程中的任何设计实体为顶层设计实体，并仿真顶层实体及其所有附属设计实体。 建立波形输入文件； 设置节点的验证时序； 设置仿真参数； 运行Simulator。 Quartus II软件仿真包括以下四个步骤： 1. 创建一个波形输入文件 图7-39 波形输入文件的建立过程之步骤（一） 图7-40 波形输入文件的建立过程之步骤（二） 图7-41 波形输入文件的建立过程之步骤（三） 图7-42 波形输入文件的建立过程之步骤（四） 2. 设置节点的验证时序 图7-43 波形输入工具条 图7-44 实例波形输入文件 3.设置仿真参数 图7-45 Simulator Tool窗口 仿真结束后，会弹出仿真的Report文件，在文件中会包括仿真的概述、参数设置、资源使用率以及得到的输出结果。用户可以观察仿真输出波形以及时序是否满足设计需要，逻辑是否正确，工程所要求的功能是否达到等。如果存在问题，则根据波形所反映出的问题对设计进行修改，然后再次进行仿真，直至得到满意的结果。本实例的仿真输出波形如图7-46所示。图中测频控制信号clk_1Hz的周期设为1s，待测频率输入信号freq_in的周期设为1ms，仿真结果中，以十六进制形式显示的测频输出为000003E8，即十进制数1000。 4.分析仿真结果 图7-46 仿真波形 7.2.9 编程及配置 （1）单击工具栏的 按钮，或者单击菜单【Tools】→【Programmer】命令，打开Quartus II编程器，建立一个新的CDF，如图7-47所示。每个打开的Programmer 窗口代表一个CDF。 （2）单击 按钮，弹出如图7-48所示的硬件安装对话框。图中选项含义如下： 【Currently selected hardware】用于选择通过什么硬件来编程配置。 【Add Hardware】用于添加硬件。 【Available hardware items】用于显示添加硬件后可用的硬件。 【JTAG Settings】用于设置JTAG服务器以进行远程编程。 1. 配置文件下载 图7-47 Quartus II编程窗 图7-48 硬件安装对话框 （3）若图中的【Available hardware items】框中为空，可以单击 按钮，弹出如图7-49所示的添加硬件对话框。硬件类型主要有如下三种： ①ByteBlasterMV or ByteBlasterII，其硬件接口为并口LPT； ②MasterBlaster，其硬件接口为串口COM，可以设置波特率； ③EthernetBlaster，其通过网络连接，可以设置服务器和密码。 图7-49 添加硬件对话框 （4）在图7-49中的上侧中间【Mode】下拉列表中选择JTAG，这一项用来选择下载方式。 （5）单击图7-47左侧的按钮，选择4bitcymometer.sof文件。在File列表中就会列出4bitcymometer.sof。 （6）勾选File列表中的Program/Configure框。 （7）单击按钮，开始编程配置。当图7-47右上侧的【Progress】变为100%时，编程结束。 由于FPGA器件是基于SRAM结构，数据具有易失性，所以每次上电使用时须重新下载数据。为了使FPGA在上电启动后仍然保持原有的配置文件，并能正常工作，必须将配置文件烧写进专用的配置芯片中。EPCSx是是Cyclone系列器件的专用配置器件，Flash存储结构，编程周期10万次。编程模式为Active Serial模式，编程接口为ByteBl