2 Verilog HDL语言基础推荐.pptVIP

算术运算符 +,- ：一元或二元加、减。 * ：乘。 / ：整型数除法舍去小数部分。 ％ ：取模运算，结果符号与第一运算符保持一致。 例： －10％3，结果为－1 10％－3，结果为1 运算符中有不定态，则一般结果也为不定。 算术表达式结果的长度由最长的操作数决定。 位运算符 按位运算。 二个操作数不等长时，运算结果按长操作数补0或x。 ~ ：按位取反运算。 ：按位与运算。例： 0x＝0； 1x＝x； | ：按位或运算。例： 0|x＝x； 1|x＝1； ^ ：按位异或运算。例： 0^x＝x； 1^x＝x； ~^(^~) ：按位异或非运算 缩位（归约）运算符 单目运算符。对操作数逐位运算，运算结果是一位逻辑。 运算符：与(),或(|),异或(^),及其非操作~, ~|, ~^ 运算规则同位运算符 例： a=4’b0110 a = 0 ; ~a = 1 | |a = 1 ; ~|a = 0 ^a = 0 ; ~^a = 1 逻辑运算符 表示逻辑关系的：“真”(1)与“假”(0)。 ：逻辑与。 ||： 逻辑或。 ！：逻辑非。 若操作数不为0，是逻辑真或逻辑1；若操作数为0，则是逻辑假或逻辑0。 如果任意一个操作数包含x，结果也为x。 注意区别： ab 和 ab 。 关系运算符 比较两个操作数的大小关系。 结果是一位的逻辑值，逻辑值1表示关系成立，逻辑值0表示关系不成立。 ：小于。 ：大于。 =：小于等于。 =：大于等于。 如果任意一个操作数包含x，结果也为x。 相等与全等运算符 逐位比较两个操作数。???? ＝＝ ：相等运算符。每一位的确定值（0或1）都相等时，关系为真（1），否则为假（0）。只要中间存在高阻态(z)或不定态(x)，则关系为不定（x）。 != : 不等运算符。与相等运算相反 ＝＝＝：全等运算符。 把不定态(x)和高阻态(z)看作逻辑状态进行比较， 比较结果不存在不定态，一定是1或0。 !==：不全等运算符，与全等运算符相反。 例：a=b=4’b0100, c=d=4’b10x0，则： a==b 为1 ； a===b 为1 ；c==d为x； c===d为1 逻辑移位运算符 ：逻辑左移 ：逻辑右移 移位运算空出部分均用0填充 连接与复制运算符 连接运算是将多组信号用大括号括起来，拼接成一组新信号。 例： a=1’b1; b=4’hf; c=3’d4; {a,b,c,3’b101}＝11’b1_1111_100_101 复制运算是重复信号的拼接方法，例： {a,{3{b}},{2{c,d}}}＝{a,b,b,b,c,d,c,d} 条件运算符 Verilog HDL中唯一的三目运算符。 表达式： 条件表达式?条件真的表达式:条件假的表达式 例： assign tri_bus=(drv_enble)?data:16’hzzzz； 若条件表达式为不定态，则结果为后两个表达式的按位操作结果。按位操作的值: 0与0得0，1与1得1，其余情况为x。 模块和端口 模块定义 module（port list） 时序特性 timig specifications 端口说明 Port declarations 输入 input 双向 inout 输出 output 数据类型说明 Data type declarations 线网类型 net 参数 parameter 寄存器类型 register 电路功能描述 Circuit functionality 子程序 subprograms 任务 task 函数 function 系统任务和函数 System task function 编译指令 Compiler directives 连续赋值 Continuous assignment 赋值语句 assign 过程块 Procedural blocks 过程块语句 initial block always block 模块实例 instantiation 模块和端口 module module_name (port_list); // 模块定义 port declarations // 端口说明 data type declarations // 数据说明 circuit functionality // 电路功能描述 timing specifications // 时序特性（仿真） endmodule 模块组成如下， module_name 为模