VerilogHDL举例2.docVIP

任务举例 module alutask(code,a,b,c); input[1:0] code; input[3:0] a,b; output[4:0] c; reg[4:0] c; task my_and; input[3:0] a,b; output[4:0] out; integer i; begin for(i=3;i=0;i=i-1) out[i]=a[i]b[i]; end endtask always@(code or a or b) begin case(code) 2b00: my_and(a,b,c); 2b01: c=a|b; 2b10: c=a-b; 2b11: c=a+b; endcase end endmodule 测试程序 `include alutask.v module alu_tp; reg[3:0] a,b; reg[1:0] code; wire[4:0] c; parameter DELY = 100; alutask ADD(code,a,b,c); initial begin code=4d0; a= 4b0000; b= 4b1111; #DELY code=4d0; a= 4b0111; b= 4b1101; #DELY code=4d1; a= 4b0001; b= 4b0011; #DELY code=4d2; a= 4b1001; b= 4b0011; #DELY code=4d3; a= 4b0011; b= 4b0001; #DELY code=4d3; a= 4b0111; b= 4b1001; #DELY $finish; end initial $monitor($time,code=%b a=%b b=%b c=%b, code,a,b,c); endmodule 在Verilog HDL中使用任务（task） 设计比较后重组信号的组合逻辑的实例。 //----------------- sort4.v ------------------ module sort4(ra,rb,rc,rd,a,b,c,d); output[3:0] ra,rb,rc,rd; input[3:0] a,b,c,d; reg[3:0] ra,rb,rc,rd; reg[3:0] va,vb,vc,vd; always @ (a or b or c or d) begin {va,vb,vc,vd}={a,b,c,d}; sort2(va,vc); //va 与vc互换。 sort2(vb,vd); //vb 与vd互换。 sort2(va,vb); //va 与vb互换。 sort2(vc,vd); //vc 与vd互换。 sort2(vb,vc); //vb 与vc互换。 {ra,rb,rc,rd}={va,vb,vc,vd}; end task sort2; inout[3:0] x,y; reg[3:0] tmp; if(xy) begin tmp=x; //x与y变量的内容互换，要求顺序执行，所以采用阻塞赋值方式。 x=y; y=tmp; end endtask endmodule 值得注意的是task中的变量定义与模块中的变量定义不尽相同，它们并不受输入输出类型的限制。 测试模块源代码： `timescale 1ns/100ps `include sort4.v module task_Top; reg[3:0] a,b,c,d; wire[3:0] ra,rb,rc,rd; initial begin a=0;b=0;c=0;d=0; repeat(5) begin #100 a ={$random}%15; b ={$random}%15; c ={$random}%15; d ={$random}%15; end #100 $stop; sort4 sort4 (.a(a),.b(b),.c(c),.d(d), .ra(ra),.rb(rb),.rc(rc),.r