vhdl数字逻辑电路设计 第7章电子系统设计a.pptVIP

7.1 等精度频率计设计 7.1 等精度频率计设计 7.1 等精度频率计设计 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 7.1.3 FPGA/CPLD开发的VHDL设计 7.2 高速A/D采样控制设计 7.2 高速A/D采样控制设计 7.2 高速A/D采样控制设计 7.2 高速A/D采样控制设计 图7-13 DDS主模块RTL综合结果 基本DDS结构的常用参量计算 (1) DDS的输出频率fout。 7-10 (2) DDS的频率分辨率 。 7-11 (3) DDS的频率输入字 计算。 注意 要取整，有时会有误差。 【例7-5】 -- 简易频率合成器 -- DDS(32bit频率字,1024 points 10bit out) -- For GW48-CK -- Mode: No.1 library ieee; use ieee.std_logic_1164.all; entity ddsall is port( sysclk : in std_logic; -- 系统时钟 ddsout : out std_logic_vector(9 downto 0);-- DDS输出