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Verilog HDL语言基础知识 先来看两个Verilog HDL程序。 例6.1 一个8位全加器的 Verilog HDL源代码 module adder8(cout,sum,ina,inb,cin); output[7:0] sum; output cout; input[7:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; //全加 endmodule 【例6.2】一个8位计数器的Verilog HDL源代码 module counter8(out,cout,data,load,cin,clk); output[7:0] out; output cout; input[7:0] data; input load,cin,clk; reg[7:0] out; always @(posedge clk) begin if(load) out=data; else out=out+cin; end assign cout=outcin; endmodule 从上面的例子可以看出: ① Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module 和endmodule 两个语句之间，每个模块实现特定的功能，模块是可以进行层次嵌套的。 ②每个模块首