基于FPGA的多路数字抢答器的设计推荐.docVIP

毕 业 论 文（设 计） 2013 届 通信工程 专业 班级 题 目 基于FPGA的多路数字抢答器的设计 姓 名 学号 指导教师 职称 二О一 三 年 五 月 二十五 日 内 容 摘 要 本文主要介绍了以FPGA为基础的四路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为抢答模块、加减分模块、倒计时模块、蜂鸣器模块和数字显示模块。通过主持人的控制可以实现抢答开始，组号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；通过选手按键来进行标志位改变，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行，并用Quartus II软件5.0版来进行仿真。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，因此便于维护，并且维护费用低。 关 键 词 Verilog HDL、四路抢答器、倒计时、仿真、显示 Based on FPGA multi-channel digital answering device design Author: Tutor: Abstract This paper describes an FPGA-based design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus sub-module, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module; through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design process using Verilog language to write, the register variables to control operation of each module, and use the Quartus II software version 5.0 to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port is rich in resources, can be slightly modified on the basis of a lot of other features can be added Responder, so late plasticity is very strong, because the core is the FPGA chip , the external circuit is relatively simple, so easy to maintain, and low maintenance costs. Key words Verilog HDL,four Responder, countdown, simulation, showing目 录 TOC \o 1-3 \h \u HYPERLINK \l _Toc7235 第一章 引 言 PAGEREF _Toc7235 1 HYPERLINK \l _Toc22417 第二章 FPGA原理及相关开发工具软件的介绍 PAGEREF _Toc22417 3 HYPERLINK \l _Toc28105 2.1 FPGA的简介 PAGEREF _Toc28105 3 HYPERLINK \l _To