HDL中级实验.docVIP

CPLD/FPGA设计实验报告 实验名称： ModuleSim基础仿真实验 实验目的： 掌握ModuleSim软件的基本使用方法，并测试一些HDL程序 实验时间： 2012 年 6 月 13 日 地点： 信息学院8楼 学生姓名： 李义伟 学号： 2009118147 实验内容： 实验一　　1位全加器的仿真 RTL综合视图 波形文件如下： 实验二　　模60计数器 (异步清零，同步置数) 创建工程 工程名称：counter_mod60 顶层实体文件名：cnt _60 器件： EP1C3T100A8 创建文件 module cnt_60(clk,clr_n,Q,D,LD); input clk,clr_n,LD; input[5:0] D; output reg [5:0] Q; always@(posedge clk or negedge clr_n) begin if (!clr_n) Q=6b000000; else if(LD) Q=D; else if(Q59) Q=Q+6b000001; else Q=6b000000; end endmodule 编译工程 total logic elements 14/2910 total pins 15/65 仿真电路 RTL综合视图 波形文件如下: 实验三　　BCD码加法器 (两个4bit) 创建工程 工程名称：add_bcd 顶层实体文件名：add_bcd 器件： EP1C3T100A8 创建文件 module add_bcd(cin,cout,ina,inb,sum); input cin; input[3:0] ina,inb; output reg [3:0] sum; output reg cout; reg[4:0] temp; always@(ina,inb,cin) begin temp=ina+inb+cin; if (temp9){cout,sum}=temp+6; else {cout,sum}=temp; end endmodule 编译工程 total logic elements 10/2910 total pins 14/65 仿真电路 RTL综合视图 波形文件如下: 实验四　　4位加减计数器 创建工程 工程名称：up_down_counter 顶层实体文件名：up_down_cnt 器件： EP1C3T100A8 创建文件 module up_down_cnt (clk,clr_n,Q,D,LD,up_down); input clk,clr_n,LD,up_down; input[3:0] D; output reg [3:0] Q; always@(posedge clk or negedge clr_n ) begin if (!clr_n) Q=4b0000; else if(LD) Q=D; else if(up_down) Q=Q+4b001; else Q=Q-4b0001; end Endmodule 编译工程 total logic elements 7/2910 total pins 12/65 仿真电路 RTL综合视图 波形文件如下: 实验五：2、4、8分频器 一、创建工程 工程名称：fdiv_2_4_8 顶层实体文件名：fdiv_2_4_8 器件： EP1C3T100A8 创建文件 module fdiv_2_4_8(clk_in,clk1_1_2,clk2_1_4,clk3_1_8); input clk_in; output reg clk1_1_2,clk2_1_4,clk3_1_8; always@(posedge clk_in) clk1_1_2=~clk1_1_2; always@(posedge clk1_1_2) clk2_1_4=~clk2_1_4; always@(posedge clk2_1_4) clk3_1_8=~clk3_1_8; endmodule 编译工程 total logic element